/**
  ******************************************************************************
  * @file    glb_reg.h
  * @version V1.0
  * @date    2021-11-19
  * @brief   This file is the description of.IP register
  ******************************************************************************
  * @attention
  *
  * <h2><center>&copy; COPYRIGHT(c) 2020 Bouffalo Lab</center></h2>
  *
  * Redistribution and use in source and binary forms, with or without modification,
  * are permitted provided that the following conditions are met:
  *   1. Redistributions of source code must retain the above copyright notice,
  *      this list of conditions and the following disclaimer.
  *   2. Redistributions in binary form must reproduce the above copyright notice,
  *      this list of conditions and the following disclaimer in the documentation
  *      and/or other materials provided with the distribution.
  *   3. Neither the name of Bouffalo Lab nor the names of its contributors
  *      may be used to endorse or promote products derived from this software
  *      without specific prior written permission.
  *
  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
  * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  *
  ******************************************************************************
  */
#ifndef __GLB_REG_H__
#define __GLB_REG_H__

#include "bl616.h"

/* 0x0 : soc_info0 */
#define GLB_SOC_INFO0_OFFSET (0x0)
#define GLB_CHIP_RDY         GLB_CHIP_RDY
#define GLB_CHIP_RDY_POS     (27U)
#define GLB_CHIP_RDY_LEN     (1U)
#define GLB_CHIP_RDY_MSK     (((1U << GLB_CHIP_RDY_LEN) - 1) << GLB_CHIP_RDY_POS)
#define GLB_CHIP_RDY_UMSK    (~(((1U << GLB_CHIP_RDY_LEN) - 1) << GLB_CHIP_RDY_POS))
#define GLB_ID               GLB_ID
#define GLB_ID_POS           (28U)
#define GLB_ID_LEN           (4U)
#define GLB_ID_MSK           (((1U << GLB_ID_LEN) - 1) << GLB_ID_POS)
#define GLB_ID_UMSK          (~(((1U << GLB_ID_LEN) - 1) << GLB_ID_POS))

/* 0x50 : core_cfg16 */
#define GLB_CORE_CFG16_OFFSET (0x50)
#define GLB_NP_INT_STA0       GLB_NP_INT_STA0
#define GLB_NP_INT_STA0_POS   (0U)
#define GLB_NP_INT_STA0_LEN   (32U)
#define GLB_NP_INT_STA0_MSK   (((1U << GLB_NP_INT_STA0_LEN) - 1) << GLB_NP_INT_STA0_POS)
#define GLB_NP_INT_STA0_UMSK  (~(((1U << GLB_NP_INT_STA0_LEN) - 1) << GLB_NP_INT_STA0_POS))

/* 0x54 : core_cfg17 */
#define GLB_CORE_CFG17_OFFSET (0x54)
#define GLB_NP_INT_STA1       GLB_NP_INT_STA1
#define GLB_NP_INT_STA1_POS   (0U)
#define GLB_NP_INT_STA1_LEN   (32U)
#define GLB_NP_INT_STA1_MSK   (((1U << GLB_NP_INT_STA1_LEN) - 1) << GLB_NP_INT_STA1_POS)
#define GLB_NP_INT_STA1_UMSK  (~(((1U << GLB_NP_INT_STA1_LEN) - 1) << GLB_NP_INT_STA1_POS))

/* 0x58 : core_cfg18 */
#define GLB_CORE_CFG18_OFFSET (0x58)
#define GLB_NP_INT_MASK0      GLB_NP_INT_MASK0
#define GLB_NP_INT_MASK0_POS  (0U)
#define GLB_NP_INT_MASK0_LEN  (32U)
#define GLB_NP_INT_MASK0_MSK  (((1U << GLB_NP_INT_MASK0_LEN) - 1) << GLB_NP_INT_MASK0_POS)
#define GLB_NP_INT_MASK0_UMSK (~(((1U << GLB_NP_INT_MASK0_LEN) - 1) << GLB_NP_INT_MASK0_POS))

/* 0x5C : core_cfg19 */
#define GLB_CORE_CFG19_OFFSET (0x5C)
#define GLB_NP_INT_MASK1      GLB_NP_INT_MASK1
#define GLB_NP_INT_MASK1_POS  (0U)
#define GLB_NP_INT_MASK1_LEN  (32U)
#define GLB_NP_INT_MASK1_MSK  (((1U << GLB_NP_INT_MASK1_LEN) - 1) << GLB_NP_INT_MASK1_POS)
#define GLB_NP_INT_MASK1_UMSK (~(((1U << GLB_NP_INT_MASK1_LEN) - 1) << GLB_NP_INT_MASK1_POS))

/* 0x60 : core_cfg20 */
#define GLB_CORE_CFG20_OFFSET (0x60)
#define GLB_NP_INT_CLR0       GLB_NP_INT_CLR0
#define GLB_NP_INT_CLR0_POS   (0U)
#define GLB_NP_INT_CLR0_LEN   (32U)
#define GLB_NP_INT_CLR0_MSK   (((1U << GLB_NP_INT_CLR0_LEN) - 1) << GLB_NP_INT_CLR0_POS)
#define GLB_NP_INT_CLR0_UMSK  (~(((1U << GLB_NP_INT_CLR0_LEN) - 1) << GLB_NP_INT_CLR0_POS))

/* 0x64 : core_cfg21 */
#define GLB_CORE_CFG21_OFFSET (0x64)
#define GLB_NP_INT_CLR1       GLB_NP_INT_CLR1
#define GLB_NP_INT_CLR1_POS   (0U)
#define GLB_NP_INT_CLR1_LEN   (32U)
#define GLB_NP_INT_CLR1_MSK   (((1U << GLB_NP_INT_CLR1_LEN) - 1) << GLB_NP_INT_CLR1_POS)
#define GLB_NP_INT_CLR1_UMSK  (~(((1U << GLB_NP_INT_CLR1_LEN) - 1) << GLB_NP_INT_CLR1_POS))

/* 0x90 : sys_cfg0 */
#define GLB_SYS_CFG0_OFFSET       (0x90)
#define GLB_REG_PLL_EN            GLB_REG_PLL_EN
#define GLB_REG_PLL_EN_POS        (0U)
#define GLB_REG_PLL_EN_LEN        (1U)
#define GLB_REG_PLL_EN_MSK        (((1U << GLB_REG_PLL_EN_LEN) - 1) << GLB_REG_PLL_EN_POS)
#define GLB_REG_PLL_EN_UMSK       (~(((1U << GLB_REG_PLL_EN_LEN) - 1) << GLB_REG_PLL_EN_POS))
#define GLB_REG_FCLK_EN           GLB_REG_FCLK_EN
#define GLB_REG_FCLK_EN_POS       (1U)
#define GLB_REG_FCLK_EN_LEN       (1U)
#define GLB_REG_FCLK_EN_MSK       (((1U << GLB_REG_FCLK_EN_LEN) - 1) << GLB_REG_FCLK_EN_POS)
#define GLB_REG_FCLK_EN_UMSK      (~(((1U << GLB_REG_FCLK_EN_LEN) - 1) << GLB_REG_FCLK_EN_POS))
#define GLB_REG_HCLK_EN           GLB_REG_HCLK_EN
#define GLB_REG_HCLK_EN_POS       (2U)
#define GLB_REG_HCLK_EN_LEN       (1U)
#define GLB_REG_HCLK_EN_MSK       (((1U << GLB_REG_HCLK_EN_LEN) - 1) << GLB_REG_HCLK_EN_POS)
#define GLB_REG_HCLK_EN_UMSK      (~(((1U << GLB_REG_HCLK_EN_LEN) - 1) << GLB_REG_HCLK_EN_POS))
#define GLB_REG_BCLK_EN           GLB_REG_BCLK_EN
#define GLB_REG_BCLK_EN_POS       (3U)
#define GLB_REG_BCLK_EN_LEN       (1U)
#define GLB_REG_BCLK_EN_MSK       (((1U << GLB_REG_BCLK_EN_LEN) - 1) << GLB_REG_BCLK_EN_POS)
#define GLB_REG_BCLK_EN_UMSK      (~(((1U << GLB_REG_BCLK_EN_LEN) - 1) << GLB_REG_BCLK_EN_POS))
#define GLB_HBN_ROOT_CLK_SEL      GLB_HBN_ROOT_CLK_SEL
#define GLB_HBN_ROOT_CLK_SEL_POS  (6U)
#define GLB_HBN_ROOT_CLK_SEL_LEN  (2U)
#define GLB_HBN_ROOT_CLK_SEL_MSK  (((1U << GLB_HBN_ROOT_CLK_SEL_LEN) - 1) << GLB_HBN_ROOT_CLK_SEL_POS)
#define GLB_HBN_ROOT_CLK_SEL_UMSK (~(((1U << GLB_HBN_ROOT_CLK_SEL_LEN) - 1) << GLB_HBN_ROOT_CLK_SEL_POS))
#define GLB_REG_HCLK_DIV          GLB_REG_HCLK_DIV
#define GLB_REG_HCLK_DIV_POS      (8U)
#define GLB_REG_HCLK_DIV_LEN      (8U)
#define GLB_REG_HCLK_DIV_MSK      (((1U << GLB_REG_HCLK_DIV_LEN) - 1) << GLB_REG_HCLK_DIV_POS)
#define GLB_REG_HCLK_DIV_UMSK     (~(((1U << GLB_REG_HCLK_DIV_LEN) - 1) << GLB_REG_HCLK_DIV_POS))
#define GLB_REG_BCLK_DIV          GLB_REG_BCLK_DIV
#define GLB_REG_BCLK_DIV_POS      (16U)
#define GLB_REG_BCLK_DIV_LEN      (8U)
#define GLB_REG_BCLK_DIV_MSK      (((1U << GLB_REG_BCLK_DIV_LEN) - 1) << GLB_REG_BCLK_DIV_POS)
#define GLB_REG_BCLK_DIV_UMSK     (~(((1U << GLB_REG_BCLK_DIV_LEN) - 1) << GLB_REG_BCLK_DIV_POS))

/* 0x94 : sys_cfg1 */
#define GLB_SYS_CFG1_OFFSET             (0x94)
#define GLB_REG_BCLK_DIV_ACT_PULSE      GLB_REG_BCLK_DIV_ACT_PULSE
#define GLB_REG_BCLK_DIV_ACT_PULSE_POS  (0U)
#define GLB_REG_BCLK_DIV_ACT_PULSE_LEN  (1U)
#define GLB_REG_BCLK_DIV_ACT_PULSE_MSK  (((1U << GLB_REG_BCLK_DIV_ACT_PULSE_LEN) - 1) << GLB_REG_BCLK_DIV_ACT_PULSE_POS)
#define GLB_REG_BCLK_DIV_ACT_PULSE_UMSK (~(((1U << GLB_REG_BCLK_DIV_ACT_PULSE_LEN) - 1) << GLB_REG_BCLK_DIV_ACT_PULSE_POS))
#define GLB_REG_BCLK_DIV_BYPASS         GLB_REG_BCLK_DIV_BYPASS
#define GLB_REG_BCLK_DIV_BYPASS_POS     (1U)
#define GLB_REG_BCLK_DIV_BYPASS_LEN     (1U)
#define GLB_REG_BCLK_DIV_BYPASS_MSK     (((1U << GLB_REG_BCLK_DIV_BYPASS_LEN) - 1) << GLB_REG_BCLK_DIV_BYPASS_POS)
#define GLB_REG_BCLK_DIV_BYPASS_UMSK    (~(((1U << GLB_REG_BCLK_DIV_BYPASS_LEN) - 1) << GLB_REG_BCLK_DIV_BYPASS_POS))
#define GLB_STS_BCLK_PROT_DONE          GLB_STS_BCLK_PROT_DONE
#define GLB_STS_BCLK_PROT_DONE_POS      (2U)
#define GLB_STS_BCLK_PROT_DONE_LEN      (1U)
#define GLB_STS_BCLK_PROT_DONE_MSK      (((1U << GLB_STS_BCLK_PROT_DONE_LEN) - 1) << GLB_STS_BCLK_PROT_DONE_POS)
#define GLB_STS_BCLK_PROT_DONE_UMSK     (~(((1U << GLB_STS_BCLK_PROT_DONE_LEN) - 1) << GLB_STS_BCLK_PROT_DONE_POS))
#define GLB_REG_BCLK_SW_DONE_CNT        GLB_REG_BCLK_SW_DONE_CNT
#define GLB_REG_BCLK_SW_DONE_CNT_POS    (4U)
#define GLB_REG_BCLK_SW_DONE_CNT_LEN    (4U)
#define GLB_REG_BCLK_SW_DONE_CNT_MSK    (((1U << GLB_REG_BCLK_SW_DONE_CNT_LEN) - 1) << GLB_REG_BCLK_SW_DONE_CNT_POS)
#define GLB_REG_BCLK_SW_DONE_CNT_UMSK   (~(((1U << GLB_REG_BCLK_SW_DONE_CNT_LEN) - 1) << GLB_REG_BCLK_SW_DONE_CNT_POS))
#define GLB_FCLK_SW_STATE               GLB_FCLK_SW_STATE
#define GLB_FCLK_SW_STATE_POS           (24U)
#define GLB_FCLK_SW_STATE_LEN           (3U)
#define GLB_FCLK_SW_STATE_MSK           (((1U << GLB_FCLK_SW_STATE_LEN) - 1) << GLB_FCLK_SW_STATE_POS)
#define GLB_FCLK_SW_STATE_UMSK          (~(((1U << GLB_FCLK_SW_STATE_LEN) - 1) << GLB_FCLK_SW_STATE_POS))

/* 0xA0 : bus_cfg0 */
#define GLB_BUS_CFG0_OFFSET        (0xA0)
#define GLB_RG_APB2_PCK_FORCE      GLB_RG_APB2_PCK_FORCE
#define GLB_RG_APB2_PCK_FORCE_POS  (0U)
#define GLB_RG_APB2_PCK_FORCE_LEN  (16U)
#define GLB_RG_APB2_PCK_FORCE_MSK  (((1U << GLB_RG_APB2_PCK_FORCE_LEN) - 1) << GLB_RG_APB2_PCK_FORCE_POS)
#define GLB_RG_APB2_PCK_FORCE_UMSK (~(((1U << GLB_RG_APB2_PCK_FORCE_LEN) - 1) << GLB_RG_APB2_PCK_FORCE_POS))
#define GLB_RG_APB_PCK_FORCE       GLB_RG_APB_PCK_FORCE
#define GLB_RG_APB_PCK_FORCE_POS   (16U)
#define GLB_RG_APB_PCK_FORCE_LEN   (16U)
#define GLB_RG_APB_PCK_FORCE_MSK   (((1U << GLB_RG_APB_PCK_FORCE_LEN) - 1) << GLB_RG_APB_PCK_FORCE_POS)
#define GLB_RG_APB_PCK_FORCE_UMSK  (~(((1U << GLB_RG_APB_PCK_FORCE_LEN) - 1) << GLB_RG_APB_PCK_FORCE_POS))

/* 0xF0 : rtc_cfg0 */
#define GLB_RTC_CFG0_OFFSET (0xF0)

/* 0x110 : adc_cfg0 */
#define GLB_ADC_CFG0_OFFSET        (0x110)
#define GLB_GPADC_32M_CLK_DIV      GLB_GPADC_32M_CLK_DIV
#define GLB_GPADC_32M_CLK_DIV_POS  (0U)
#define GLB_GPADC_32M_CLK_DIV_LEN  (6U)
#define GLB_GPADC_32M_CLK_DIV_MSK  (((1U << GLB_GPADC_32M_CLK_DIV_LEN) - 1) << GLB_GPADC_32M_CLK_DIV_POS)
#define GLB_GPADC_32M_CLK_DIV_UMSK (~(((1U << GLB_GPADC_32M_CLK_DIV_LEN) - 1) << GLB_GPADC_32M_CLK_DIV_POS))
#define GLB_GPADC_32M_CLK_SEL      GLB_GPADC_32M_CLK_SEL
#define GLB_GPADC_32M_CLK_SEL_POS  (7U)
#define GLB_GPADC_32M_CLK_SEL_LEN  (1U)
#define GLB_GPADC_32M_CLK_SEL_MSK  (((1U << GLB_GPADC_32M_CLK_SEL_LEN) - 1) << GLB_GPADC_32M_CLK_SEL_POS)
#define GLB_GPADC_32M_CLK_SEL_UMSK (~(((1U << GLB_GPADC_32M_CLK_SEL_LEN) - 1) << GLB_GPADC_32M_CLK_SEL_POS))
#define GLB_GPADC_32M_DIV_EN       GLB_GPADC_32M_DIV_EN
#define GLB_GPADC_32M_DIV_EN_POS   (8U)
#define GLB_GPADC_32M_DIV_EN_LEN   (1U)
#define GLB_GPADC_32M_DIV_EN_MSK   (((1U << GLB_GPADC_32M_DIV_EN_LEN) - 1) << GLB_GPADC_32M_DIV_EN_POS)
#define GLB_GPADC_32M_DIV_EN_UMSK  (~(((1U << GLB_GPADC_32M_DIV_EN_LEN) - 1) << GLB_GPADC_32M_DIV_EN_POS))

/* 0x120 : dac_cfg0 */
#define GLB_DAC_CFG0_OFFSET        (0x120)
#define GLB_GPDACA_RSTN_ANA        GLB_GPDACA_RSTN_ANA
#define GLB_GPDACA_RSTN_ANA_POS    (0U)
#define GLB_GPDACA_RSTN_ANA_LEN    (1U)
#define GLB_GPDACA_RSTN_ANA_MSK    (((1U << GLB_GPDACA_RSTN_ANA_LEN) - 1) << GLB_GPDACA_RSTN_ANA_POS)
#define GLB_GPDACA_RSTN_ANA_UMSK   (~(((1U << GLB_GPDACA_RSTN_ANA_LEN) - 1) << GLB_GPDACA_RSTN_ANA_POS))
#define GLB_GPDACB_RSTN_ANA        GLB_GPDACB_RSTN_ANA
#define GLB_GPDACB_RSTN_ANA_POS    (1U)
#define GLB_GPDACB_RSTN_ANA_LEN    (1U)
#define GLB_GPDACB_RSTN_ANA_MSK    (((1U << GLB_GPDACB_RSTN_ANA_LEN) - 1) << GLB_GPDACB_RSTN_ANA_POS)
#define GLB_GPDACB_RSTN_ANA_UMSK   (~(((1U << GLB_GPDACB_RSTN_ANA_LEN) - 1) << GLB_GPDACB_RSTN_ANA_POS))
#define GLB_GPDAC_TEST_EN          GLB_GPDAC_TEST_EN
#define GLB_GPDAC_TEST_EN_POS      (7U)
#define GLB_GPDAC_TEST_EN_LEN      (1U)
#define GLB_GPDAC_TEST_EN_MSK      (((1U << GLB_GPDAC_TEST_EN_LEN) - 1) << GLB_GPDAC_TEST_EN_POS)
#define GLB_GPDAC_TEST_EN_UMSK     (~(((1U << GLB_GPDAC_TEST_EN_LEN) - 1) << GLB_GPDAC_TEST_EN_POS))
#define GLB_GPDAC_REF_SEL          GLB_GPDAC_REF_SEL
#define GLB_GPDAC_REF_SEL_POS      (8U)
#define GLB_GPDAC_REF_SEL_LEN      (1U)
#define GLB_GPDAC_REF_SEL_MSK      (((1U << GLB_GPDAC_REF_SEL_LEN) - 1) << GLB_GPDAC_REF_SEL_POS)
#define GLB_GPDAC_REF_SEL_UMSK     (~(((1U << GLB_GPDAC_REF_SEL_LEN) - 1) << GLB_GPDAC_REF_SEL_POS))
#define GLB_GPDAC_TEST_SEL         GLB_GPDAC_TEST_SEL
#define GLB_GPDAC_TEST_SEL_POS     (9U)
#define GLB_GPDAC_TEST_SEL_LEN     (3U)
#define GLB_GPDAC_TEST_SEL_MSK     (((1U << GLB_GPDAC_TEST_SEL_LEN) - 1) << GLB_GPDAC_TEST_SEL_POS)
#define GLB_GPDAC_TEST_SEL_UMSK    (~(((1U << GLB_GPDAC_TEST_SEL_LEN) - 1) << GLB_GPDAC_TEST_SEL_POS))
#define GLB_GPDAC_ANA_CLK_SEL      GLB_GPDAC_ANA_CLK_SEL
#define GLB_GPDAC_ANA_CLK_SEL_POS  (12U)
#define GLB_GPDAC_ANA_CLK_SEL_LEN  (1U)
#define GLB_GPDAC_ANA_CLK_SEL_MSK  (((1U << GLB_GPDAC_ANA_CLK_SEL_LEN) - 1) << GLB_GPDAC_ANA_CLK_SEL_POS)
#define GLB_GPDAC_ANA_CLK_SEL_UMSK (~(((1U << GLB_GPDAC_ANA_CLK_SEL_LEN) - 1) << GLB_GPDAC_ANA_CLK_SEL_POS))
#define GLB_GPDAC_DAT_CHA_SEL      GLB_GPDAC_DAT_CHA_SEL
#define GLB_GPDAC_DAT_CHA_SEL_POS  (13U)
#define GLB_GPDAC_DAT_CHA_SEL_LEN  (1U)
#define GLB_GPDAC_DAT_CHA_SEL_MSK  (((1U << GLB_GPDAC_DAT_CHA_SEL_LEN) - 1) << GLB_GPDAC_DAT_CHA_SEL_POS)
#define GLB_GPDAC_DAT_CHA_SEL_UMSK (~(((1U << GLB_GPDAC_DAT_CHA_SEL_LEN) - 1) << GLB_GPDAC_DAT_CHA_SEL_POS))
#define GLB_GPDAC_DAT_CHB_SEL      GLB_GPDAC_DAT_CHB_SEL
#define GLB_GPDAC_DAT_CHB_SEL_POS  (14U)
#define GLB_GPDAC_DAT_CHB_SEL_LEN  (1U)
#define GLB_GPDAC_DAT_CHB_SEL_MSK  (((1U << GLB_GPDAC_DAT_CHB_SEL_LEN) - 1) << GLB_GPDAC_DAT_CHB_SEL_POS)
#define GLB_GPDAC_DAT_CHB_SEL_UMSK (~(((1U << GLB_GPDAC_DAT_CHB_SEL_LEN) - 1) << GLB_GPDAC_DAT_CHB_SEL_POS))
#define GLB_GPDAC_RESERVED         GLB_GPDAC_RESERVED
#define GLB_GPDAC_RESERVED_POS     (24U)
#define GLB_GPDAC_RESERVED_LEN     (8U)
#define GLB_GPDAC_RESERVED_MSK     (((1U << GLB_GPDAC_RESERVED_LEN) - 1) << GLB_GPDAC_RESERVED_POS)
#define GLB_GPDAC_RESERVED_UMSK    (~(((1U << GLB_GPDAC_RESERVED_LEN) - 1) << GLB_GPDAC_RESERVED_POS))

/* 0x124 : dac_cfg1 */
#define GLB_DAC_CFG1_OFFSET     (0x124)
#define GLB_GPDAC_A_EN          GLB_GPDAC_A_EN
#define GLB_GPDAC_A_EN_POS      (0U)
#define GLB_GPDAC_A_EN_LEN      (1U)
#define GLB_GPDAC_A_EN_MSK      (((1U << GLB_GPDAC_A_EN_LEN) - 1) << GLB_GPDAC_A_EN_POS)
#define GLB_GPDAC_A_EN_UMSK     (~(((1U << GLB_GPDAC_A_EN_LEN) - 1) << GLB_GPDAC_A_EN_POS))
#define GLB_GPDAC_IOA_EN        GLB_GPDAC_IOA_EN
#define GLB_GPDAC_IOA_EN_POS    (1U)
#define GLB_GPDAC_IOA_EN_LEN    (1U)
#define GLB_GPDAC_IOA_EN_MSK    (((1U << GLB_GPDAC_IOA_EN_LEN) - 1) << GLB_GPDAC_IOA_EN_POS)
#define GLB_GPDAC_IOA_EN_UMSK   (~(((1U << GLB_GPDAC_IOA_EN_LEN) - 1) << GLB_GPDAC_IOA_EN_POS))
#define GLB_GPDAC_A_RNG         GLB_GPDAC_A_RNG
#define GLB_GPDAC_A_RNG_POS     (18U)
#define GLB_GPDAC_A_RNG_LEN     (2U)
#define GLB_GPDAC_A_RNG_MSK     (((1U << GLB_GPDAC_A_RNG_LEN) - 1) << GLB_GPDAC_A_RNG_POS)
#define GLB_GPDAC_A_RNG_UMSK    (~(((1U << GLB_GPDAC_A_RNG_LEN) - 1) << GLB_GPDAC_A_RNG_POS))
#define GLB_GPDAC_A_OUTMUX      GLB_GPDAC_A_OUTMUX
#define GLB_GPDAC_A_OUTMUX_POS  (20U)
#define GLB_GPDAC_A_OUTMUX_LEN  (3U)
#define GLB_GPDAC_A_OUTMUX_MSK  (((1U << GLB_GPDAC_A_OUTMUX_LEN) - 1) << GLB_GPDAC_A_OUTMUX_POS)
#define GLB_GPDAC_A_OUTMUX_UMSK (~(((1U << GLB_GPDAC_A_OUTMUX_LEN) - 1) << GLB_GPDAC_A_OUTMUX_POS))

/* 0x128 : dac_cfg2 */
#define GLB_DAC_CFG2_OFFSET     (0x128)
#define GLB_GPDAC_B_EN          GLB_GPDAC_B_EN
#define GLB_GPDAC_B_EN_POS      (0U)
#define GLB_GPDAC_B_EN_LEN      (1U)
#define GLB_GPDAC_B_EN_MSK      (((1U << GLB_GPDAC_B_EN_LEN) - 1) << GLB_GPDAC_B_EN_POS)
#define GLB_GPDAC_B_EN_UMSK     (~(((1U << GLB_GPDAC_B_EN_LEN) - 1) << GLB_GPDAC_B_EN_POS))
#define GLB_GPDAC_IOB_EN        GLB_GPDAC_IOB_EN
#define GLB_GPDAC_IOB_EN_POS    (1U)
#define GLB_GPDAC_IOB_EN_LEN    (1U)
#define GLB_GPDAC_IOB_EN_MSK    (((1U << GLB_GPDAC_IOB_EN_LEN) - 1) << GLB_GPDAC_IOB_EN_POS)
#define GLB_GPDAC_IOB_EN_UMSK   (~(((1U << GLB_GPDAC_IOB_EN_LEN) - 1) << GLB_GPDAC_IOB_EN_POS))
#define GLB_GPDAC_B_RNG         GLB_GPDAC_B_RNG
#define GLB_GPDAC_B_RNG_POS     (18U)
#define GLB_GPDAC_B_RNG_LEN     (2U)
#define GLB_GPDAC_B_RNG_MSK     (((1U << GLB_GPDAC_B_RNG_LEN) - 1) << GLB_GPDAC_B_RNG_POS)
#define GLB_GPDAC_B_RNG_UMSK    (~(((1U << GLB_GPDAC_B_RNG_LEN) - 1) << GLB_GPDAC_B_RNG_POS))
#define GLB_GPDAC_B_OUTMUX      GLB_GPDAC_B_OUTMUX
#define GLB_GPDAC_B_OUTMUX_POS  (20U)
#define GLB_GPDAC_B_OUTMUX_LEN  (3U)
#define GLB_GPDAC_B_OUTMUX_MSK  (((1U << GLB_GPDAC_B_OUTMUX_LEN) - 1) << GLB_GPDAC_B_OUTMUX_POS)
#define GLB_GPDAC_B_OUTMUX_UMSK (~(((1U << GLB_GPDAC_B_OUTMUX_LEN) - 1) << GLB_GPDAC_B_OUTMUX_POS))

/* 0x12C : dac_cfg3 */
#define GLB_DAC_CFG3_OFFSET   (0x12C)
#define GLB_GPDAC_B_DATA      GLB_GPDAC_B_DATA
#define GLB_GPDAC_B_DATA_POS  (0U)
#define GLB_GPDAC_B_DATA_LEN  (12U)
#define GLB_GPDAC_B_DATA_MSK  (((1U << GLB_GPDAC_B_DATA_LEN) - 1) << GLB_GPDAC_B_DATA_POS)
#define GLB_GPDAC_B_DATA_UMSK (~(((1U << GLB_GPDAC_B_DATA_LEN) - 1) << GLB_GPDAC_B_DATA_POS))
#define GLB_GPDAC_A_DATA      GLB_GPDAC_A_DATA
#define GLB_GPDAC_A_DATA_POS  (16U)
#define GLB_GPDAC_A_DATA_LEN  (12U)
#define GLB_GPDAC_A_DATA_MSK  (((1U << GLB_GPDAC_A_DATA_LEN) - 1) << GLB_GPDAC_A_DATA_POS)
#define GLB_GPDAC_A_DATA_UMSK (~(((1U << GLB_GPDAC_A_DATA_LEN) - 1) << GLB_GPDAC_A_DATA_POS))

/* 0x130 : dma_cfg0 */
#define GLB_DMA_CFG0_OFFSET (0x130)
#define GLB_DMA_CLK_EN      GLB_DMA_CLK_EN
#define GLB_DMA_CLK_EN_POS  (24U)
#define GLB_DMA_CLK_EN_LEN  (8U)
#define GLB_DMA_CLK_EN_MSK  (((1U << GLB_DMA_CLK_EN_LEN) - 1) << GLB_DMA_CLK_EN_POS)
#define GLB_DMA_CLK_EN_UMSK (~(((1U << GLB_DMA_CLK_EN_LEN) - 1) << GLB_DMA_CLK_EN_POS))

/* 0x134 : dma_cfg1 */
#define GLB_DMA_CFG1_OFFSET  (0x134)
#define GLB_DMA2_CLK_EN      GLB_DMA2_CLK_EN
#define GLB_DMA2_CLK_EN_POS  (24U)
#define GLB_DMA2_CLK_EN_LEN  (8U)
#define GLB_DMA2_CLK_EN_MSK  (((1U << GLB_DMA2_CLK_EN_LEN) - 1) << GLB_DMA2_CLK_EN_POS)
#define GLB_DMA2_CLK_EN_UMSK (~(((1U << GLB_DMA2_CLK_EN_LEN) - 1) << GLB_DMA2_CLK_EN_POS))

/* 0x138 : dma_cfg2 */
#define GLB_DMA_CFG2_OFFSET     (0x138)
#define GLB_REG_DMA_CN_SEL      GLB_REG_DMA_CN_SEL
#define GLB_REG_DMA_CN_SEL_POS  (0U)
#define GLB_REG_DMA_CN_SEL_LEN  (32U)
#define GLB_REG_DMA_CN_SEL_MSK  (((1U << GLB_REG_DMA_CN_SEL_LEN) - 1) << GLB_REG_DMA_CN_SEL_POS)
#define GLB_REG_DMA_CN_SEL_UMSK (~(((1U << GLB_REG_DMA_CN_SEL_LEN) - 1) << GLB_REG_DMA_CN_SEL_POS))

/* 0x140 : ir_cfg0 */
#define GLB_IR_CFG0_OFFSET  (0x140)
#define GLB_IR_CLK_DIV      GLB_IR_CLK_DIV
#define GLB_IR_CLK_DIV_POS  (16U)
#define GLB_IR_CLK_DIV_LEN  (6U)
#define GLB_IR_CLK_DIV_MSK  (((1U << GLB_IR_CLK_DIV_LEN) - 1) << GLB_IR_CLK_DIV_POS)
#define GLB_IR_CLK_DIV_UMSK (~(((1U << GLB_IR_CLK_DIV_LEN) - 1) << GLB_IR_CLK_DIV_POS))
#define GLB_IR_CLK_EN       GLB_IR_CLK_EN
#define GLB_IR_CLK_EN_POS   (23U)
#define GLB_IR_CLK_EN_LEN   (1U)
#define GLB_IR_CLK_EN_MSK   (((1U << GLB_IR_CLK_EN_LEN) - 1) << GLB_IR_CLK_EN_POS)
#define GLB_IR_CLK_EN_UMSK  (~(((1U << GLB_IR_CLK_EN_LEN) - 1) << GLB_IR_CLK_EN_POS))

/* 0x144 : ir_cfg1 */
#define GLB_IR_CFG1_OFFSET      (0x144)
#define GLB_IR_RX_GPIO_SEL      GLB_IR_RX_GPIO_SEL
#define GLB_IR_RX_GPIO_SEL_POS  (8U)
#define GLB_IR_RX_GPIO_SEL_LEN  (4U)
#define GLB_IR_RX_GPIO_SEL_MSK  (((1U << GLB_IR_RX_GPIO_SEL_LEN) - 1) << GLB_IR_RX_GPIO_SEL_POS)
#define GLB_IR_RX_GPIO_SEL_UMSK (~(((1U << GLB_IR_RX_GPIO_SEL_LEN) - 1) << GLB_IR_RX_GPIO_SEL_POS))

/* 0x150 : uart_cfg0 */
#define GLB_UART_CFG0_OFFSET       (0x150)
#define GLB_UART_CLK_DIV           GLB_UART_CLK_DIV
#define GLB_UART_CLK_DIV_POS       (0U)
#define GLB_UART_CLK_DIV_LEN       (3U)
#define GLB_UART_CLK_DIV_MSK       (((1U << GLB_UART_CLK_DIV_LEN) - 1) << GLB_UART_CLK_DIV_POS)
#define GLB_UART_CLK_DIV_UMSK      (~(((1U << GLB_UART_CLK_DIV_LEN) - 1) << GLB_UART_CLK_DIV_POS))
#define GLB_UART_CLK_EN            GLB_UART_CLK_EN
#define GLB_UART_CLK_EN_POS        (4U)
#define GLB_UART_CLK_EN_LEN        (1U)
#define GLB_UART_CLK_EN_MSK        (((1U << GLB_UART_CLK_EN_LEN) - 1) << GLB_UART_CLK_EN_POS)
#define GLB_UART_CLK_EN_UMSK       (~(((1U << GLB_UART_CLK_EN_LEN) - 1) << GLB_UART_CLK_EN_POS))
#define GLB_HBN_UART_CLK_SEL       GLB_HBN_UART_CLK_SEL
#define GLB_HBN_UART_CLK_SEL_POS   (7U)
#define GLB_HBN_UART_CLK_SEL_LEN   (1U)
#define GLB_HBN_UART_CLK_SEL_MSK   (((1U << GLB_HBN_UART_CLK_SEL_LEN) - 1) << GLB_HBN_UART_CLK_SEL_POS)
#define GLB_HBN_UART_CLK_SEL_UMSK  (~(((1U << GLB_HBN_UART_CLK_SEL_LEN) - 1) << GLB_HBN_UART_CLK_SEL_POS))
#define GLB_HBN_UART_CLK_SEL2      GLB_HBN_UART_CLK_SEL2
#define GLB_HBN_UART_CLK_SEL2_POS  (22U)
#define GLB_HBN_UART_CLK_SEL2_LEN  (1U)
#define GLB_HBN_UART_CLK_SEL2_MSK  (((1U << GLB_HBN_UART_CLK_SEL2_LEN) - 1) << GLB_HBN_UART_CLK_SEL2_POS)
#define GLB_HBN_UART_CLK_SEL2_UMSK (~(((1U << GLB_HBN_UART_CLK_SEL2_LEN) - 1) << GLB_HBN_UART_CLK_SEL2_POS))

/* 0x154 : uart_cfg1 */
#define GLB_UART_CFG1_OFFSET    (0x154)
#define GLB_UART_SIG_0_SEL      GLB_UART_SIG_0_SEL
#define GLB_UART_SIG_0_SEL_POS  (0U)
#define GLB_UART_SIG_0_SEL_LEN  (4U)
#define GLB_UART_SIG_0_SEL_MSK  (((1U << GLB_UART_SIG_0_SEL_LEN) - 1) << GLB_UART_SIG_0_SEL_POS)
#define GLB_UART_SIG_0_SEL_UMSK (~(((1U << GLB_UART_SIG_0_SEL_LEN) - 1) << GLB_UART_SIG_0_SEL_POS))
#define GLB_UART_SIG_1_SEL      GLB_UART_SIG_1_SEL
#define GLB_UART_SIG_1_SEL_POS  (4U)
#define GLB_UART_SIG_1_SEL_LEN  (4U)
#define GLB_UART_SIG_1_SEL_MSK  (((1U << GLB_UART_SIG_1_SEL_LEN) - 1) << GLB_UART_SIG_1_SEL_POS)
#define GLB_UART_SIG_1_SEL_UMSK (~(((1U << GLB_UART_SIG_1_SEL_LEN) - 1) << GLB_UART_SIG_1_SEL_POS))
#define GLB_UART_SIG_2_SEL      GLB_UART_SIG_2_SEL
#define GLB_UART_SIG_2_SEL_POS  (8U)
#define GLB_UART_SIG_2_SEL_LEN  (4U)
#define GLB_UART_SIG_2_SEL_MSK  (((1U << GLB_UART_SIG_2_SEL_LEN) - 1) << GLB_UART_SIG_2_SEL_POS)
#define GLB_UART_SIG_2_SEL_UMSK (~(((1U << GLB_UART_SIG_2_SEL_LEN) - 1) << GLB_UART_SIG_2_SEL_POS))
#define GLB_UART_SIG_3_SEL      GLB_UART_SIG_3_SEL
#define GLB_UART_SIG_3_SEL_POS  (12U)
#define GLB_UART_SIG_3_SEL_LEN  (4U)
#define GLB_UART_SIG_3_SEL_MSK  (((1U << GLB_UART_SIG_3_SEL_LEN) - 1) << GLB_UART_SIG_3_SEL_POS)
#define GLB_UART_SIG_3_SEL_UMSK (~(((1U << GLB_UART_SIG_3_SEL_LEN) - 1) << GLB_UART_SIG_3_SEL_POS))
#define GLB_UART_SIG_4_SEL      GLB_UART_SIG_4_SEL
#define GLB_UART_SIG_4_SEL_POS  (16U)
#define GLB_UART_SIG_4_SEL_LEN  (4U)
#define GLB_UART_SIG_4_SEL_MSK  (((1U << GLB_UART_SIG_4_SEL_LEN) - 1) << GLB_UART_SIG_4_SEL_POS)
#define GLB_UART_SIG_4_SEL_UMSK (~(((1U << GLB_UART_SIG_4_SEL_LEN) - 1) << GLB_UART_SIG_4_SEL_POS))
#define GLB_UART_SIG_5_SEL      GLB_UART_SIG_5_SEL
#define GLB_UART_SIG_5_SEL_POS  (20U)
#define GLB_UART_SIG_5_SEL_LEN  (4U)
#define GLB_UART_SIG_5_SEL_MSK  (((1U << GLB_UART_SIG_5_SEL_LEN) - 1) << GLB_UART_SIG_5_SEL_POS)
#define GLB_UART_SIG_5_SEL_UMSK (~(((1U << GLB_UART_SIG_5_SEL_LEN) - 1) << GLB_UART_SIG_5_SEL_POS))
#define GLB_UART_SIG_6_SEL      GLB_UART_SIG_6_SEL
#define GLB_UART_SIG_6_SEL_POS  (24U)
#define GLB_UART_SIG_6_SEL_LEN  (4U)
#define GLB_UART_SIG_6_SEL_MSK  (((1U << GLB_UART_SIG_6_SEL_LEN) - 1) << GLB_UART_SIG_6_SEL_POS)
#define GLB_UART_SIG_6_SEL_UMSK (~(((1U << GLB_UART_SIG_6_SEL_LEN) - 1) << GLB_UART_SIG_6_SEL_POS))
#define GLB_UART_SIG_7_SEL      GLB_UART_SIG_7_SEL
#define GLB_UART_SIG_7_SEL_POS  (28U)
#define GLB_UART_SIG_7_SEL_LEN  (4U)
#define GLB_UART_SIG_7_SEL_MSK  (((1U << GLB_UART_SIG_7_SEL_LEN) - 1) << GLB_UART_SIG_7_SEL_POS)
#define GLB_UART_SIG_7_SEL_UMSK (~(((1U << GLB_UART_SIG_7_SEL_LEN) - 1) << GLB_UART_SIG_7_SEL_POS))

/* 0x158 : uart_cfg2 */
#define GLB_UART_CFG2_OFFSET     (0x158)
#define GLB_UART_SIG_8_SEL       GLB_UART_SIG_8_SEL
#define GLB_UART_SIG_8_SEL_POS   (0U)
#define GLB_UART_SIG_8_SEL_LEN   (4U)
#define GLB_UART_SIG_8_SEL_MSK   (((1U << GLB_UART_SIG_8_SEL_LEN) - 1) << GLB_UART_SIG_8_SEL_POS)
#define GLB_UART_SIG_8_SEL_UMSK  (~(((1U << GLB_UART_SIG_8_SEL_LEN) - 1) << GLB_UART_SIG_8_SEL_POS))
#define GLB_UART_SIG_9_SEL       GLB_UART_SIG_9_SEL
#define GLB_UART_SIG_9_SEL_POS   (4U)
#define GLB_UART_SIG_9_SEL_LEN   (4U)
#define GLB_UART_SIG_9_SEL_MSK   (((1U << GLB_UART_SIG_9_SEL_LEN) - 1) << GLB_UART_SIG_9_SEL_POS)
#define GLB_UART_SIG_9_SEL_UMSK  (~(((1U << GLB_UART_SIG_9_SEL_LEN) - 1) << GLB_UART_SIG_9_SEL_POS))
#define GLB_UART_SIG_10_SEL      GLB_UART_SIG_10_SEL
#define GLB_UART_SIG_10_SEL_POS  (8U)
#define GLB_UART_SIG_10_SEL_LEN  (4U)
#define GLB_UART_SIG_10_SEL_MSK  (((1U << GLB_UART_SIG_10_SEL_LEN) - 1) << GLB_UART_SIG_10_SEL_POS)
#define GLB_UART_SIG_10_SEL_UMSK (~(((1U << GLB_UART_SIG_10_SEL_LEN) - 1) << GLB_UART_SIG_10_SEL_POS))
#define GLB_UART_SIG_11_SEL      GLB_UART_SIG_11_SEL
#define GLB_UART_SIG_11_SEL_POS  (12U)
#define GLB_UART_SIG_11_SEL_LEN  (4U)
#define GLB_UART_SIG_11_SEL_MSK  (((1U << GLB_UART_SIG_11_SEL_LEN) - 1) << GLB_UART_SIG_11_SEL_POS)
#define GLB_UART_SIG_11_SEL_UMSK (~(((1U << GLB_UART_SIG_11_SEL_LEN) - 1) << GLB_UART_SIG_11_SEL_POS))

/* 0x170 : sf_cfg0 */
#define GLB_SF_CFG0_OFFSET   (0x170)
#define GLB_SF_CLK_DIV       GLB_SF_CLK_DIV
#define GLB_SF_CLK_DIV_POS   (8U)
#define GLB_SF_CLK_DIV_LEN   (3U)
#define GLB_SF_CLK_DIV_MSK   (((1U << GLB_SF_CLK_DIV_LEN) - 1) << GLB_SF_CLK_DIV_POS)
#define GLB_SF_CLK_DIV_UMSK  (~(((1U << GLB_SF_CLK_DIV_LEN) - 1) << GLB_SF_CLK_DIV_POS))
#define GLB_SF_CLK_EN        GLB_SF_CLK_EN
#define GLB_SF_CLK_EN_POS    (11U)
#define GLB_SF_CLK_EN_LEN    (1U)
#define GLB_SF_CLK_EN_MSK    (((1U << GLB_SF_CLK_EN_LEN) - 1) << GLB_SF_CLK_EN_POS)
#define GLB_SF_CLK_EN_UMSK   (~(((1U << GLB_SF_CLK_EN_LEN) - 1) << GLB_SF_CLK_EN_POS))
#define GLB_SF_CLK_SEL       GLB_SF_CLK_SEL
#define GLB_SF_CLK_SEL_POS   (12U)
#define GLB_SF_CLK_SEL_LEN   (2U)
#define GLB_SF_CLK_SEL_MSK   (((1U << GLB_SF_CLK_SEL_LEN) - 1) << GLB_SF_CLK_SEL_POS)
#define GLB_SF_CLK_SEL_UMSK  (~(((1U << GLB_SF_CLK_SEL_LEN) - 1) << GLB_SF_CLK_SEL_POS))
#define GLB_SF_CLK_SEL2      GLB_SF_CLK_SEL2
#define GLB_SF_CLK_SEL2_POS  (14U)
#define GLB_SF_CLK_SEL2_LEN  (2U)
#define GLB_SF_CLK_SEL2_MSK  (((1U << GLB_SF_CLK_SEL2_LEN) - 1) << GLB_SF_CLK_SEL2_POS)
#define GLB_SF_CLK_SEL2_UMSK (~(((1U << GLB_SF_CLK_SEL2_LEN) - 1) << GLB_SF_CLK_SEL2_POS))

/* 0x180 : i2c_cfg0 */
#define GLB_I2C_CFG0_OFFSET  (0x180)
#define GLB_I2C_CLK_DIV      GLB_I2C_CLK_DIV
#define GLB_I2C_CLK_DIV_POS  (16U)
#define GLB_I2C_CLK_DIV_LEN  (8U)
#define GLB_I2C_CLK_DIV_MSK  (((1U << GLB_I2C_CLK_DIV_LEN) - 1) << GLB_I2C_CLK_DIV_POS)
#define GLB_I2C_CLK_DIV_UMSK (~(((1U << GLB_I2C_CLK_DIV_LEN) - 1) << GLB_I2C_CLK_DIV_POS))
#define GLB_I2C_CLK_EN       GLB_I2C_CLK_EN
#define GLB_I2C_CLK_EN_POS   (24U)
#define GLB_I2C_CLK_EN_LEN   (1U)
#define GLB_I2C_CLK_EN_MSK   (((1U << GLB_I2C_CLK_EN_LEN) - 1) << GLB_I2C_CLK_EN_POS)
#define GLB_I2C_CLK_EN_UMSK  (~(((1U << GLB_I2C_CLK_EN_LEN) - 1) << GLB_I2C_CLK_EN_POS))
#define GLB_I2C_CLK_SEL      GLB_I2C_CLK_SEL
#define GLB_I2C_CLK_SEL_POS  (25U)
#define GLB_I2C_CLK_SEL_LEN  (1U)
#define GLB_I2C_CLK_SEL_MSK  (((1U << GLB_I2C_CLK_SEL_LEN) - 1) << GLB_I2C_CLK_SEL_POS)
#define GLB_I2C_CLK_SEL_UMSK (~(((1U << GLB_I2C_CLK_SEL_LEN) - 1) << GLB_I2C_CLK_SEL_POS))

/* 0x190 : i2s_cfg0 */
#define GLB_I2S_CFG0_OFFSET             (0x190)
#define GLB_REG_I2S_REF_CLK_DIV         GLB_REG_I2S_REF_CLK_DIV
#define GLB_REG_I2S_REF_CLK_DIV_POS     (0U)
#define GLB_REG_I2S_REF_CLK_DIV_LEN     (6U)
#define GLB_REG_I2S_REF_CLK_DIV_MSK     (((1U << GLB_REG_I2S_REF_CLK_DIV_LEN) - 1) << GLB_REG_I2S_REF_CLK_DIV_POS)
#define GLB_REG_I2S_REF_CLK_DIV_UMSK    (~(((1U << GLB_REG_I2S_REF_CLK_DIV_LEN) - 1) << GLB_REG_I2S_REF_CLK_DIV_POS))
#define GLB_REG_I2S_DI_REF_CLK_SEL      GLB_REG_I2S_DI_REF_CLK_SEL
#define GLB_REG_I2S_DI_REF_CLK_SEL_POS  (6U)
#define GLB_REG_I2S_DI_REF_CLK_SEL_LEN  (1U)
#define GLB_REG_I2S_DI_REF_CLK_SEL_MSK  (((1U << GLB_REG_I2S_DI_REF_CLK_SEL_LEN) - 1) << GLB_REG_I2S_DI_REF_CLK_SEL_POS)
#define GLB_REG_I2S_DI_REF_CLK_SEL_UMSK (~(((1U << GLB_REG_I2S_DI_REF_CLK_SEL_LEN) - 1) << GLB_REG_I2S_DI_REF_CLK_SEL_POS))
#define GLB_REG_I2S_REF_CLK_EN          GLB_REG_I2S_REF_CLK_EN
#define GLB_REG_I2S_REF_CLK_EN_POS      (7U)
#define GLB_REG_I2S_REF_CLK_EN_LEN      (1U)
#define GLB_REG_I2S_REF_CLK_EN_MSK      (((1U << GLB_REG_I2S_REF_CLK_EN_LEN) - 1) << GLB_REG_I2S_REF_CLK_EN_POS)
#define GLB_REG_I2S_REF_CLK_EN_UMSK     (~(((1U << GLB_REG_I2S_REF_CLK_EN_LEN) - 1) << GLB_REG_I2S_REF_CLK_EN_POS))
#define GLB_REG_I2S_DO_REF_CLK_SEL      GLB_REG_I2S_DO_REF_CLK_SEL
#define GLB_REG_I2S_DO_REF_CLK_SEL_POS  (8U)
#define GLB_REG_I2S_DO_REF_CLK_SEL_LEN  (1U)
#define GLB_REG_I2S_DO_REF_CLK_SEL_MSK  (((1U << GLB_REG_I2S_DO_REF_CLK_SEL_LEN) - 1) << GLB_REG_I2S_DO_REF_CLK_SEL_POS)
#define GLB_REG_I2S_DO_REF_CLK_SEL_UMSK (~(((1U << GLB_REG_I2S_DO_REF_CLK_SEL_LEN) - 1) << GLB_REG_I2S_DO_REF_CLK_SEL_POS))

/* 0x1B0 : spi_cfg0 */
#define GLB_SPI_CFG0_OFFSET   (0x1B0)
#define GLB_SPI_CLK_DIV       GLB_SPI_CLK_DIV
#define GLB_SPI_CLK_DIV_POS   (0U)
#define GLB_SPI_CLK_DIV_LEN   (5U)
#define GLB_SPI_CLK_DIV_MSK   (((1U << GLB_SPI_CLK_DIV_LEN) - 1) << GLB_SPI_CLK_DIV_POS)
#define GLB_SPI_CLK_DIV_UMSK  (~(((1U << GLB_SPI_CLK_DIV_LEN) - 1) << GLB_SPI_CLK_DIV_POS))
#define GLB_SPI_CLK_EN        GLB_SPI_CLK_EN
#define GLB_SPI_CLK_EN_POS    (8U)
#define GLB_SPI_CLK_EN_LEN    (1U)
#define GLB_SPI_CLK_EN_MSK    (((1U << GLB_SPI_CLK_EN_LEN) - 1) << GLB_SPI_CLK_EN_POS)
#define GLB_SPI_CLK_EN_UMSK   (~(((1U << GLB_SPI_CLK_EN_LEN) - 1) << GLB_SPI_CLK_EN_POS))
#define GLB_SPI_CLK_SEL       GLB_SPI_CLK_SEL
#define GLB_SPI_CLK_SEL_POS   (9U)
#define GLB_SPI_CLK_SEL_LEN   (1U)
#define GLB_SPI_CLK_SEL_MSK   (((1U << GLB_SPI_CLK_SEL_LEN) - 1) << GLB_SPI_CLK_SEL_POS)
#define GLB_SPI_CLK_SEL_UMSK  (~(((1U << GLB_SPI_CLK_SEL_LEN) - 1) << GLB_SPI_CLK_SEL_POS))
#define GLB_SPI_SWAP_SET      GLB_SPI_SWAP_SET
#define GLB_SPI_SWAP_SET_POS  (16U)
#define GLB_SPI_SWAP_SET_LEN  (4U)
#define GLB_SPI_SWAP_SET_MSK  (((1U << GLB_SPI_SWAP_SET_LEN) - 1) << GLB_SPI_SWAP_SET_POS)
#define GLB_SPI_SWAP_SET_UMSK (~(((1U << GLB_SPI_SWAP_SET_LEN) - 1) << GLB_SPI_SWAP_SET_POS))

/* 0x1C0 : pec_cfg0 */
#define GLB_PEC_CFG0_OFFSET  (0x1C0)
#define GLB_PEC_CLK_DIV      GLB_PEC_CLK_DIV
#define GLB_PEC_CLK_DIV_POS  (0U)
#define GLB_PEC_CLK_DIV_LEN  (5U)
#define GLB_PEC_CLK_DIV_MSK  (((1U << GLB_PEC_CLK_DIV_LEN) - 1) << GLB_PEC_CLK_DIV_POS)
#define GLB_PEC_CLK_DIV_UMSK (~(((1U << GLB_PEC_CLK_DIV_LEN) - 1) << GLB_PEC_CLK_DIV_POS))
#define GLB_PEC_CLK_EN       GLB_PEC_CLK_EN
#define GLB_PEC_CLK_EN_POS   (8U)
#define GLB_PEC_CLK_EN_LEN   (1U)
#define GLB_PEC_CLK_EN_MSK   (((1U << GLB_PEC_CLK_EN_LEN) - 1) << GLB_PEC_CLK_EN_POS)
#define GLB_PEC_CLK_EN_UMSK  (~(((1U << GLB_PEC_CLK_EN_LEN) - 1) << GLB_PEC_CLK_EN_POS))
#define GLB_PEC_CLK_SEL      GLB_PEC_CLK_SEL
#define GLB_PEC_CLK_SEL_POS  (9U)
#define GLB_PEC_CLK_SEL_LEN  (1U)
#define GLB_PEC_CLK_SEL_MSK  (((1U << GLB_PEC_CLK_SEL_LEN) - 1) << GLB_PEC_CLK_SEL_POS)
#define GLB_PEC_CLK_SEL_UMSK (~(((1U << GLB_PEC_CLK_SEL_LEN) - 1) << GLB_PEC_CLK_SEL_POS))

/* 0x1C0 : pwm_cfg0 */
#define GLB_PWM_CFG0_OFFSET      (0x1C0)
#define GLB_REG_PWM1_IO_SEL      GLB_REG_PWM1_IO_SEL
#define GLB_REG_PWM1_IO_SEL_POS  (0U)
#define GLB_REG_PWM1_IO_SEL_LEN  (1U)
#define GLB_REG_PWM1_IO_SEL_MSK  (((1U << GLB_REG_PWM1_IO_SEL_LEN) - 1) << GLB_REG_PWM1_IO_SEL_POS)
#define GLB_REG_PWM1_IO_SEL_UMSK (~(((1U << GLB_REG_PWM1_IO_SEL_LEN) - 1) << GLB_REG_PWM1_IO_SEL_POS))

/* 0x1E0 : pdm_cfg0 */
#define GLB_PDM_CFG0_OFFSET     (0x1E0)
#define GLB_REG_PDM_IO_SEL      GLB_REG_PDM_IO_SEL
#define GLB_REG_PDM_IO_SEL_POS  (0U)
#define GLB_REG_PDM_IO_SEL_LEN  (1U)
#define GLB_REG_PDM_IO_SEL_MSK  (((1U << GLB_REG_PDM_IO_SEL_LEN) - 1) << GLB_REG_PDM_IO_SEL_POS)
#define GLB_REG_PDM_IO_SEL_UMSK (~(((1U << GLB_REG_PDM_IO_SEL_LEN) - 1) << GLB_REG_PDM_IO_SEL_POS))

/* 0x1F0 : dbi_cfg0 */
#define GLB_DBI_CFG0_OFFSET  (0x1F0)
#define GLB_DBI_CLK_DIV      GLB_DBI_CLK_DIV
#define GLB_DBI_CLK_DIV_POS  (0U)
#define GLB_DBI_CLK_DIV_LEN  (5U)
#define GLB_DBI_CLK_DIV_MSK  (((1U << GLB_DBI_CLK_DIV_LEN) - 1) << GLB_DBI_CLK_DIV_POS)
#define GLB_DBI_CLK_DIV_UMSK (~(((1U << GLB_DBI_CLK_DIV_LEN) - 1) << GLB_DBI_CLK_DIV_POS))
#define GLB_DBI_CLK_EN       GLB_DBI_CLK_EN
#define GLB_DBI_CLK_EN_POS   (8U)
#define GLB_DBI_CLK_EN_LEN   (1U)
#define GLB_DBI_CLK_EN_MSK   (((1U << GLB_DBI_CLK_EN_LEN) - 1) << GLB_DBI_CLK_EN_POS)
#define GLB_DBI_CLK_EN_UMSK  (~(((1U << GLB_DBI_CLK_EN_LEN) - 1) << GLB_DBI_CLK_EN_POS))
#define GLB_DBI_CLK_SEL      GLB_DBI_CLK_SEL
#define GLB_DBI_CLK_SEL_POS  (9U)
#define GLB_DBI_CLK_SEL_LEN  (1U)
#define GLB_DBI_CLK_SEL_MSK  (((1U << GLB_DBI_CLK_SEL_LEN) - 1) << GLB_DBI_CLK_SEL_POS)
#define GLB_DBI_CLK_SEL_UMSK (~(((1U << GLB_DBI_CLK_SEL_LEN) - 1) << GLB_DBI_CLK_SEL_POS))

/* 0x250 : dig_clk_cfg0 */
#define GLB_DIG_CLK_CFG0_OFFSET         (0x250)
#define GLB_DIG_32K_DIV                 GLB_DIG_32K_DIV
#define GLB_DIG_32K_DIV_POS             (0U)
#define GLB_DIG_32K_DIV_LEN             (11U)
#define GLB_DIG_32K_DIV_MSK             (((1U << GLB_DIG_32K_DIV_LEN) - 1) << GLB_DIG_32K_DIV_POS)
#define GLB_DIG_32K_DIV_UMSK            (~(((1U << GLB_DIG_32K_DIV_LEN) - 1) << GLB_DIG_32K_DIV_POS))
#define GLB_DIG_32K_EN                  GLB_DIG_32K_EN
#define GLB_DIG_32K_EN_POS              (12U)
#define GLB_DIG_32K_EN_LEN              (1U)
#define GLB_DIG_32K_EN_MSK              (((1U << GLB_DIG_32K_EN_LEN) - 1) << GLB_DIG_32K_EN_POS)
#define GLB_DIG_32K_EN_UMSK             (~(((1U << GLB_DIG_32K_EN_LEN) - 1) << GLB_DIG_32K_EN_POS))
#define GLB_DIG_32K_COMP                GLB_DIG_32K_COMP
#define GLB_DIG_32K_COMP_POS            (13U)
#define GLB_DIG_32K_COMP_LEN            (1U)
#define GLB_DIG_32K_COMP_MSK            (((1U << GLB_DIG_32K_COMP_LEN) - 1) << GLB_DIG_32K_COMP_POS)
#define GLB_DIG_32K_COMP_UMSK           (~(((1U << GLB_DIG_32K_COMP_LEN) - 1) << GLB_DIG_32K_COMP_POS))
#define GLB_DIG_512K_DIV                GLB_DIG_512K_DIV
#define GLB_DIG_512K_DIV_POS            (16U)
#define GLB_DIG_512K_DIV_LEN            (7U)
#define GLB_DIG_512K_DIV_MSK            (((1U << GLB_DIG_512K_DIV_LEN) - 1) << GLB_DIG_512K_DIV_POS)
#define GLB_DIG_512K_DIV_UMSK           (~(((1U << GLB_DIG_512K_DIV_LEN) - 1) << GLB_DIG_512K_DIV_POS))
#define GLB_DIG_512K_EN                 GLB_DIG_512K_EN
#define GLB_DIG_512K_EN_POS             (24U)
#define GLB_DIG_512K_EN_LEN             (1U)
#define GLB_DIG_512K_EN_MSK             (((1U << GLB_DIG_512K_EN_LEN) - 1) << GLB_DIG_512K_EN_POS)
#define GLB_DIG_512K_EN_UMSK            (~(((1U << GLB_DIG_512K_EN_LEN) - 1) << GLB_DIG_512K_EN_POS))
#define GLB_DIG_512K_COMP               GLB_DIG_512K_COMP
#define GLB_DIG_512K_COMP_POS           (25U)
#define GLB_DIG_512K_COMP_LEN           (1U)
#define GLB_DIG_512K_COMP_MSK           (((1U << GLB_DIG_512K_COMP_LEN) - 1) << GLB_DIG_512K_COMP_POS)
#define GLB_DIG_512K_COMP_UMSK          (~(((1U << GLB_DIG_512K_COMP_LEN) - 1) << GLB_DIG_512K_COMP_POS))
#define GLB_DIG_CLK_SRC_SEL             GLB_DIG_CLK_SRC_SEL
#define GLB_DIG_CLK_SRC_SEL_POS         (28U)
#define GLB_DIG_CLK_SRC_SEL_LEN         (2U)
#define GLB_DIG_CLK_SRC_SEL_MSK         (((1U << GLB_DIG_CLK_SRC_SEL_LEN) - 1) << GLB_DIG_CLK_SRC_SEL_POS)
#define GLB_DIG_CLK_SRC_SEL_UMSK        (~(((1U << GLB_DIG_CLK_SRC_SEL_LEN) - 1) << GLB_DIG_CLK_SRC_SEL_POS))
#define GLB_REG_EN_PLATFORM_WAKEUP      GLB_REG_EN_PLATFORM_WAKEUP
#define GLB_REG_EN_PLATFORM_WAKEUP_POS  (31U)
#define GLB_REG_EN_PLATFORM_WAKEUP_LEN  (1U)
#define GLB_REG_EN_PLATFORM_WAKEUP_MSK  (((1U << GLB_REG_EN_PLATFORM_WAKEUP_LEN) - 1) << GLB_REG_EN_PLATFORM_WAKEUP_POS)
#define GLB_REG_EN_PLATFORM_WAKEUP_UMSK (~(((1U << GLB_REG_EN_PLATFORM_WAKEUP_LEN) - 1) << GLB_REG_EN_PLATFORM_WAKEUP_POS))

/* 0x254 : dig_clk_cfg1 */
#define GLB_DIG_CLK_CFG1_OFFSET          (0x254)
#define GLB_REG_ISP_MUXPLL_80M_SEL       GLB_REG_ISP_MUXPLL_80M_SEL
#define GLB_REG_ISP_MUXPLL_80M_SEL_POS   (0U)
#define GLB_REG_ISP_MUXPLL_80M_SEL_LEN   (2U)
#define GLB_REG_ISP_MUXPLL_80M_SEL_MSK   (((1U << GLB_REG_ISP_MUXPLL_80M_SEL_LEN) - 1) << GLB_REG_ISP_MUXPLL_80M_SEL_POS)
#define GLB_REG_ISP_MUXPLL_80M_SEL_UMSK  (~(((1U << GLB_REG_ISP_MUXPLL_80M_SEL_LEN) - 1) << GLB_REG_ISP_MUXPLL_80M_SEL_POS))
#define GLB_REG_TOP_MUXPLL_80M_SEL       GLB_REG_TOP_MUXPLL_80M_SEL
#define GLB_REG_TOP_MUXPLL_80M_SEL_POS   (8U)
#define GLB_REG_TOP_MUXPLL_80M_SEL_LEN   (2U)
#define GLB_REG_TOP_MUXPLL_80M_SEL_MSK   (((1U << GLB_REG_TOP_MUXPLL_80M_SEL_LEN) - 1) << GLB_REG_TOP_MUXPLL_80M_SEL_POS)
#define GLB_REG_TOP_MUXPLL_80M_SEL_UMSK  (~(((1U << GLB_REG_TOP_MUXPLL_80M_SEL_LEN) - 1) << GLB_REG_TOP_MUXPLL_80M_SEL_POS))
#define GLB_REG_TOP_MUXPLL_160M_SEL      GLB_REG_TOP_MUXPLL_160M_SEL
#define GLB_REG_TOP_MUXPLL_160M_SEL_POS  (10U)
#define GLB_REG_TOP_MUXPLL_160M_SEL_LEN  (2U)
#define GLB_REG_TOP_MUXPLL_160M_SEL_MSK  (((1U << GLB_REG_TOP_MUXPLL_160M_SEL_LEN) - 1) << GLB_REG_TOP_MUXPLL_160M_SEL_POS)
#define GLB_REG_TOP_MUXPLL_160M_SEL_UMSK (~(((1U << GLB_REG_TOP_MUXPLL_160M_SEL_LEN) - 1) << GLB_REG_TOP_MUXPLL_160M_SEL_POS))

/* 0x258 : dig_clk_cfg2 */
#define GLB_DIG_CLK_CFG2_OFFSET     (0x258)
#define GLB_CHIP_CLK_OUT_0_SEL      GLB_CHIP_CLK_OUT_0_SEL
#define GLB_CHIP_CLK_OUT_0_SEL_POS  (0U)
#define GLB_CHIP_CLK_OUT_0_SEL_LEN  (2U)
#define GLB_CHIP_CLK_OUT_0_SEL_MSK  (((1U << GLB_CHIP_CLK_OUT_0_SEL_LEN) - 1) << GLB_CHIP_CLK_OUT_0_SEL_POS)
#define GLB_CHIP_CLK_OUT_0_SEL_UMSK (~(((1U << GLB_CHIP_CLK_OUT_0_SEL_LEN) - 1) << GLB_CHIP_CLK_OUT_0_SEL_POS))
#define GLB_CHIP_CLK_OUT_1_SEL      GLB_CHIP_CLK_OUT_1_SEL
#define GLB_CHIP_CLK_OUT_1_SEL_POS  (2U)
#define GLB_CHIP_CLK_OUT_1_SEL_LEN  (2U)
#define GLB_CHIP_CLK_OUT_1_SEL_MSK  (((1U << GLB_CHIP_CLK_OUT_1_SEL_LEN) - 1) << GLB_CHIP_CLK_OUT_1_SEL_POS)
#define GLB_CHIP_CLK_OUT_1_SEL_UMSK (~(((1U << GLB_CHIP_CLK_OUT_1_SEL_LEN) - 1) << GLB_CHIP_CLK_OUT_1_SEL_POS))
#define GLB_CHIP_CLK_OUT_2_SEL      GLB_CHIP_CLK_OUT_2_SEL
#define GLB_CHIP_CLK_OUT_2_SEL_POS  (4U)
#define GLB_CHIP_CLK_OUT_2_SEL_LEN  (2U)
#define GLB_CHIP_CLK_OUT_2_SEL_MSK  (((1U << GLB_CHIP_CLK_OUT_2_SEL_LEN) - 1) << GLB_CHIP_CLK_OUT_2_SEL_POS)
#define GLB_CHIP_CLK_OUT_2_SEL_UMSK (~(((1U << GLB_CHIP_CLK_OUT_2_SEL_LEN) - 1) << GLB_CHIP_CLK_OUT_2_SEL_POS))
#define GLB_CHIP_CLK_OUT_3_SEL      GLB_CHIP_CLK_OUT_3_SEL
#define GLB_CHIP_CLK_OUT_3_SEL_POS  (6U)
#define GLB_CHIP_CLK_OUT_3_SEL_LEN  (2U)
#define GLB_CHIP_CLK_OUT_3_SEL_MSK  (((1U << GLB_CHIP_CLK_OUT_3_SEL_LEN) - 1) << GLB_CHIP_CLK_OUT_3_SEL_POS)
#define GLB_CHIP_CLK_OUT_3_SEL_UMSK (~(((1U << GLB_CHIP_CLK_OUT_3_SEL_LEN) - 1) << GLB_CHIP_CLK_OUT_3_SEL_POS))
#define GLB_CHIP_CLK_OUT_0_EN       GLB_CHIP_CLK_OUT_0_EN
#define GLB_CHIP_CLK_OUT_0_EN_POS   (8U)
#define GLB_CHIP_CLK_OUT_0_EN_LEN   (1U)
#define GLB_CHIP_CLK_OUT_0_EN_MSK   (((1U << GLB_CHIP_CLK_OUT_0_EN_LEN) - 1) << GLB_CHIP_CLK_OUT_0_EN_POS)
#define GLB_CHIP_CLK_OUT_0_EN_UMSK  (~(((1U << GLB_CHIP_CLK_OUT_0_EN_LEN) - 1) << GLB_CHIP_CLK_OUT_0_EN_POS))
#define GLB_CHIP_CLK_OUT_1_EN       GLB_CHIP_CLK_OUT_1_EN
#define GLB_CHIP_CLK_OUT_1_EN_POS   (9U)
#define GLB_CHIP_CLK_OUT_1_EN_LEN   (1U)
#define GLB_CHIP_CLK_OUT_1_EN_MSK   (((1U << GLB_CHIP_CLK_OUT_1_EN_LEN) - 1) << GLB_CHIP_CLK_OUT_1_EN_POS)
#define GLB_CHIP_CLK_OUT_1_EN_UMSK  (~(((1U << GLB_CHIP_CLK_OUT_1_EN_LEN) - 1) << GLB_CHIP_CLK_OUT_1_EN_POS))
#define GLB_CHIP_CLK_OUT_2_EN       GLB_CHIP_CLK_OUT_2_EN
#define GLB_CHIP_CLK_OUT_2_EN_POS   (10U)
#define GLB_CHIP_CLK_OUT_2_EN_LEN   (1U)
#define GLB_CHIP_CLK_OUT_2_EN_MSK   (((1U << GLB_CHIP_CLK_OUT_2_EN_LEN) - 1) << GLB_CHIP_CLK_OUT_2_EN_POS)
#define GLB_CHIP_CLK_OUT_2_EN_UMSK  (~(((1U << GLB_CHIP_CLK_OUT_2_EN_LEN) - 1) << GLB_CHIP_CLK_OUT_2_EN_POS))
#define GLB_CHIP_CLK_OUT_3_EN       GLB_CHIP_CLK_OUT_3_EN
#define GLB_CHIP_CLK_OUT_3_EN_POS   (11U)
#define GLB_CHIP_CLK_OUT_3_EN_LEN   (1U)
#define GLB_CHIP_CLK_OUT_3_EN_MSK   (((1U << GLB_CHIP_CLK_OUT_3_EN_LEN) - 1) << GLB_CHIP_CLK_OUT_3_EN_POS)
#define GLB_CHIP_CLK_OUT_3_EN_UMSK  (~(((1U << GLB_CHIP_CLK_OUT_3_EN_LEN) - 1) << GLB_CHIP_CLK_OUT_3_EN_POS))
#define GLB_GPIO_TMR_CLK_SEL        GLB_GPIO_TMR_CLK_SEL
#define GLB_GPIO_TMR_CLK_SEL_POS    (12U)
#define GLB_GPIO_TMR_CLK_SEL_LEN    (2U)
#define GLB_GPIO_TMR_CLK_SEL_MSK    (((1U << GLB_GPIO_TMR_CLK_SEL_LEN) - 1) << GLB_GPIO_TMR_CLK_SEL_POS)
#define GLB_GPIO_TMR_CLK_SEL_UMSK   (~(((1U << GLB_GPIO_TMR_CLK_SEL_LEN) - 1) << GLB_GPIO_TMR_CLK_SEL_POS))

/* 0x25C : dig_clk_cfg3 */
#define GLB_DIG_CLK_CFG3_OFFSET (0x25C)

/* 0x260 : rf_cfg0 */
#define GLB_RF_CFG0_OFFSET (0x260)

/* 0x2E0 : dbg_cfg0 */
#define GLB_DBG_CFG0_OFFSET      (0x2E0)
#define GLB_REG_DBG_LL_CTRL      GLB_REG_DBG_LL_CTRL
#define GLB_REG_DBG_LL_CTRL_POS  (0U)
#define GLB_REG_DBG_LL_CTRL_LEN  (30U)
#define GLB_REG_DBG_LL_CTRL_MSK  (((1U << GLB_REG_DBG_LL_CTRL_LEN) - 1) << GLB_REG_DBG_LL_CTRL_POS)
#define GLB_REG_DBG_LL_CTRL_UMSK (~(((1U << GLB_REG_DBG_LL_CTRL_LEN) - 1) << GLB_REG_DBG_LL_CTRL_POS))
#define GLB_REG_DBG_LL_SEL       GLB_REG_DBG_LL_SEL
#define GLB_REG_DBG_LL_SEL_POS   (30U)
#define GLB_REG_DBG_LL_SEL_LEN   (2U)
#define GLB_REG_DBG_LL_SEL_MSK   (((1U << GLB_REG_DBG_LL_SEL_LEN) - 1) << GLB_REG_DBG_LL_SEL_POS)
#define GLB_REG_DBG_LL_SEL_UMSK  (~(((1U << GLB_REG_DBG_LL_SEL_LEN) - 1) << GLB_REG_DBG_LL_SEL_POS))

/* 0x2E4 : dbg_cfg1 */
#define GLB_DBG_CFG1_OFFSET      (0x2E4)
#define GLB_REG_DBG_LH_CTRL      GLB_REG_DBG_LH_CTRL
#define GLB_REG_DBG_LH_CTRL_POS  (0U)
#define GLB_REG_DBG_LH_CTRL_LEN  (30U)
#define GLB_REG_DBG_LH_CTRL_MSK  (((1U << GLB_REG_DBG_LH_CTRL_LEN) - 1) << GLB_REG_DBG_LH_CTRL_POS)
#define GLB_REG_DBG_LH_CTRL_UMSK (~(((1U << GLB_REG_DBG_LH_CTRL_LEN) - 1) << GLB_REG_DBG_LH_CTRL_POS))
#define GLB_REG_DBG_LH_SEL       GLB_REG_DBG_LH_SEL
#define GLB_REG_DBG_LH_SEL_POS   (30U)
#define GLB_REG_DBG_LH_SEL_LEN   (2U)
#define GLB_REG_DBG_LH_SEL_MSK   (((1U << GLB_REG_DBG_LH_SEL_LEN) - 1) << GLB_REG_DBG_LH_SEL_POS)
#define GLB_REG_DBG_LH_SEL_UMSK  (~(((1U << GLB_REG_DBG_LH_SEL_LEN) - 1) << GLB_REG_DBG_LH_SEL_POS))

/* 0x2E8 : dbg_cfg2 */
#define GLB_DBG_CFG2_OFFSET      (0x2E8)
#define GLB_REG_DBG_HL_CTRL      GLB_REG_DBG_HL_CTRL
#define GLB_REG_DBG_HL_CTRL_POS  (0U)
#define GLB_REG_DBG_HL_CTRL_LEN  (30U)
#define GLB_REG_DBG_HL_CTRL_MSK  (((1U << GLB_REG_DBG_HL_CTRL_LEN) - 1) << GLB_REG_DBG_HL_CTRL_POS)
#define GLB_REG_DBG_HL_CTRL_UMSK (~(((1U << GLB_REG_DBG_HL_CTRL_LEN) - 1) << GLB_REG_DBG_HL_CTRL_POS))
#define GLB_REG_DBG_HL_SEL       GLB_REG_DBG_HL_SEL
#define GLB_REG_DBG_HL_SEL_POS   (30U)
#define GLB_REG_DBG_HL_SEL_LEN   (2U)
#define GLB_REG_DBG_HL_SEL_MSK   (((1U << GLB_REG_DBG_HL_SEL_LEN) - 1) << GLB_REG_DBG_HL_SEL_POS)
#define GLB_REG_DBG_HL_SEL_UMSK  (~(((1U << GLB_REG_DBG_HL_SEL_LEN) - 1) << GLB_REG_DBG_HL_SEL_POS))

/* 0x2EC : dbg_cfg3 */
#define GLB_DBG_CFG3_OFFSET      (0x2EC)
#define GLB_REG_DBG_HH_CTRL      GLB_REG_DBG_HH_CTRL
#define GLB_REG_DBG_HH_CTRL_POS  (0U)
#define GLB_REG_DBG_HH_CTRL_LEN  (30U)
#define GLB_REG_DBG_HH_CTRL_MSK  (((1U << GLB_REG_DBG_HH_CTRL_LEN) - 1) << GLB_REG_DBG_HH_CTRL_POS)
#define GLB_REG_DBG_HH_CTRL_UMSK (~(((1U << GLB_REG_DBG_HH_CTRL_LEN) - 1) << GLB_REG_DBG_HH_CTRL_POS))
#define GLB_REG_DBG_HH_SEL       GLB_REG_DBG_HH_SEL
#define GLB_REG_DBG_HH_SEL_POS   (30U)
#define GLB_REG_DBG_HH_SEL_LEN   (2U)
#define GLB_REG_DBG_HH_SEL_MSK   (((1U << GLB_REG_DBG_HH_SEL_LEN) - 1) << GLB_REG_DBG_HH_SEL_POS)
#define GLB_REG_DBG_HH_SEL_UMSK  (~(((1U << GLB_REG_DBG_HH_SEL_LEN) - 1) << GLB_REG_DBG_HH_SEL_POS))

/* 0x2F0 : dbg_cfg4 */
#define GLB_DBG_CFG4_OFFSET (0x2F0)
#define GLB_DEBUG_OE        GLB_DEBUG_OE
#define GLB_DEBUG_OE_POS    (0U)
#define GLB_DEBUG_OE_LEN    (1U)
#define GLB_DEBUG_OE_MSK    (((1U << GLB_DEBUG_OE_LEN) - 1) << GLB_DEBUG_OE_POS)
#define GLB_DEBUG_OE_UMSK   (~(((1U << GLB_DEBUG_OE_LEN) - 1) << GLB_DEBUG_OE_POS))
#define GLB_DEBUG_I         GLB_DEBUG_I
#define GLB_DEBUG_I_POS     (1U)
#define GLB_DEBUG_I_LEN     (31U)
#define GLB_DEBUG_I_MSK     (((1U << GLB_DEBUG_I_LEN) - 1) << GLB_DEBUG_I_POS)
#define GLB_DEBUG_I_UMSK    (~(((1U << GLB_DEBUG_I_LEN) - 1) << GLB_DEBUG_I_POS))

/* 0x300 : mbist_cfg0 */
#define GLB_MBIST_CFG0_OFFSET               (0x300)
#define GLB_OCRAM_MBIST_MODE                GLB_OCRAM_MBIST_MODE
#define GLB_OCRAM_MBIST_MODE_POS            (0U)
#define GLB_OCRAM_MBIST_MODE_LEN            (4U)
#define GLB_OCRAM_MBIST_MODE_MSK            (((1U << GLB_OCRAM_MBIST_MODE_LEN) - 1) << GLB_OCRAM_MBIST_MODE_POS)
#define GLB_OCRAM_MBIST_MODE_UMSK           (~(((1U << GLB_OCRAM_MBIST_MODE_LEN) - 1) << GLB_OCRAM_MBIST_MODE_POS))
#define GLB_WRAM_MBIST_MODE                 GLB_WRAM_MBIST_MODE
#define GLB_WRAM_MBIST_MODE_POS             (4U)
#define GLB_WRAM_MBIST_MODE_LEN             (2U)
#define GLB_WRAM_MBIST_MODE_MSK             (((1U << GLB_WRAM_MBIST_MODE_LEN) - 1) << GLB_WRAM_MBIST_MODE_POS)
#define GLB_WRAM_MBIST_MODE_UMSK            (~(((1U << GLB_WRAM_MBIST_MODE_LEN) - 1) << GLB_WRAM_MBIST_MODE_POS))
#define GLB_REG_WRAM_OCRAM_MBIST_RST_N      GLB_REG_WRAM_OCRAM_MBIST_RST_N
#define GLB_REG_WRAM_OCRAM_MBIST_RST_N_POS  (8U)
#define GLB_REG_WRAM_OCRAM_MBIST_RST_N_LEN  (1U)
#define GLB_REG_WRAM_OCRAM_MBIST_RST_N_MSK  (((1U << GLB_REG_WRAM_OCRAM_MBIST_RST_N_LEN) - 1) << GLB_REG_WRAM_OCRAM_MBIST_RST_N_POS)
#define GLB_REG_WRAM_OCRAM_MBIST_RST_N_UMSK (~(((1U << GLB_REG_WRAM_OCRAM_MBIST_RST_N_LEN) - 1) << GLB_REG_WRAM_OCRAM_MBIST_RST_N_POS))
#define GLB_OCRAM_MBIST_DONE                GLB_OCRAM_MBIST_DONE
#define GLB_OCRAM_MBIST_DONE_POS            (16U)
#define GLB_OCRAM_MBIST_DONE_LEN            (4U)
#define GLB_OCRAM_MBIST_DONE_MSK            (((1U << GLB_OCRAM_MBIST_DONE_LEN) - 1) << GLB_OCRAM_MBIST_DONE_POS)
#define GLB_OCRAM_MBIST_DONE_UMSK           (~(((1U << GLB_OCRAM_MBIST_DONE_LEN) - 1) << GLB_OCRAM_MBIST_DONE_POS))
#define GLB_WRAM_MBIST_DONE                 GLB_WRAM_MBIST_DONE
#define GLB_WRAM_MBIST_DONE_POS             (20U)
#define GLB_WRAM_MBIST_DONE_LEN             (2U)
#define GLB_WRAM_MBIST_DONE_MSK             (((1U << GLB_WRAM_MBIST_DONE_LEN) - 1) << GLB_WRAM_MBIST_DONE_POS)
#define GLB_WRAM_MBIST_DONE_UMSK            (~(((1U << GLB_WRAM_MBIST_DONE_LEN) - 1) << GLB_WRAM_MBIST_DONE_POS))
#define GLB_OCRAM_MBIST_FAIL                GLB_OCRAM_MBIST_FAIL
#define GLB_OCRAM_MBIST_FAIL_POS            (24U)
#define GLB_OCRAM_MBIST_FAIL_LEN            (4U)
#define GLB_OCRAM_MBIST_FAIL_MSK            (((1U << GLB_OCRAM_MBIST_FAIL_LEN) - 1) << GLB_OCRAM_MBIST_FAIL_POS)
#define GLB_OCRAM_MBIST_FAIL_UMSK           (~(((1U << GLB_OCRAM_MBIST_FAIL_LEN) - 1) << GLB_OCRAM_MBIST_FAIL_POS))
#define GLB_WRAM_MBIST_FAIL                 GLB_WRAM_MBIST_FAIL
#define GLB_WRAM_MBIST_FAIL_POS             (28U)
#define GLB_WRAM_MBIST_FAIL_LEN             (2U)
#define GLB_WRAM_MBIST_FAIL_MSK             (((1U << GLB_WRAM_MBIST_FAIL_LEN) - 1) << GLB_WRAM_MBIST_FAIL_POS)
#define GLB_WRAM_MBIST_FAIL_UMSK            (~(((1U << GLB_WRAM_MBIST_FAIL_LEN) - 1) << GLB_WRAM_MBIST_FAIL_POS))

/* 0x304 : mbist_cfg1 */
#define GLB_MBIST_CFG1_OFFSET        (0x304)
#define GLB_TOP_MBIST_MODE           GLB_TOP_MBIST_MODE
#define GLB_TOP_MBIST_MODE_POS       (0U)
#define GLB_TOP_MBIST_MODE_LEN       (1U)
#define GLB_TOP_MBIST_MODE_MSK       (((1U << GLB_TOP_MBIST_MODE_LEN) - 1) << GLB_TOP_MBIST_MODE_POS)
#define GLB_TOP_MBIST_MODE_UMSK      (~(((1U << GLB_TOP_MBIST_MODE_LEN) - 1) << GLB_TOP_MBIST_MODE_POS))
#define GLB_REG_TOP_MBIST_RST_N      GLB_REG_TOP_MBIST_RST_N
#define GLB_REG_TOP_MBIST_RST_N_POS  (8U)
#define GLB_REG_TOP_MBIST_RST_N_LEN  (1U)
#define GLB_REG_TOP_MBIST_RST_N_MSK  (((1U << GLB_REG_TOP_MBIST_RST_N_LEN) - 1) << GLB_REG_TOP_MBIST_RST_N_POS)
#define GLB_REG_TOP_MBIST_RST_N_UMSK (~(((1U << GLB_REG_TOP_MBIST_RST_N_LEN) - 1) << GLB_REG_TOP_MBIST_RST_N_POS))
#define GLB_EF_MBIST_DONE            GLB_EF_MBIST_DONE
#define GLB_EF_MBIST_DONE_POS        (16U)
#define GLB_EF_MBIST_DONE_LEN        (2U)
#define GLB_EF_MBIST_DONE_MSK        (((1U << GLB_EF_MBIST_DONE_LEN) - 1) << GLB_EF_MBIST_DONE_POS)
#define GLB_EF_MBIST_DONE_UMSK       (~(((1U << GLB_EF_MBIST_DONE_LEN) - 1) << GLB_EF_MBIST_DONE_POS))
#define GLB_USB_MBIST_DONE           GLB_USB_MBIST_DONE
#define GLB_USB_MBIST_DONE_POS       (18U)
#define GLB_USB_MBIST_DONE_LEN       (1U)
#define GLB_USB_MBIST_DONE_MSK       (((1U << GLB_USB_MBIST_DONE_LEN) - 1) << GLB_USB_MBIST_DONE_POS)
#define GLB_USB_MBIST_DONE_UMSK      (~(((1U << GLB_USB_MBIST_DONE_LEN) - 1) << GLB_USB_MBIST_DONE_POS))
#define GLB_SDH_MBIST_DONE           GLB_SDH_MBIST_DONE
#define GLB_SDH_MBIST_DONE_POS       (19U)
#define GLB_SDH_MBIST_DONE_LEN       (1U)
#define GLB_SDH_MBIST_DONE_MSK       (((1U << GLB_SDH_MBIST_DONE_LEN) - 1) << GLB_SDH_MBIST_DONE_POS)
#define GLB_SDH_MBIST_DONE_UMSK      (~(((1U << GLB_SDH_MBIST_DONE_LEN) - 1) << GLB_SDH_MBIST_DONE_POS))
#define GLB_SEC_MBIST_DONE           GLB_SEC_MBIST_DONE
#define GLB_SEC_MBIST_DONE_POS       (20U)
#define GLB_SEC_MBIST_DONE_LEN       (1U)
#define GLB_SEC_MBIST_DONE_MSK       (((1U << GLB_SEC_MBIST_DONE_LEN) - 1) << GLB_SEC_MBIST_DONE_POS)
#define GLB_SEC_MBIST_DONE_UMSK      (~(((1U << GLB_SEC_MBIST_DONE_LEN) - 1) << GLB_SEC_MBIST_DONE_POS))
#define GLB_SF_MBIST_DONE            GLB_SF_MBIST_DONE
#define GLB_SF_MBIST_DONE_POS        (21U)
#define GLB_SF_MBIST_DONE_LEN        (1U)
#define GLB_SF_MBIST_DONE_MSK        (((1U << GLB_SF_MBIST_DONE_LEN) - 1) << GLB_SF_MBIST_DONE_POS)
#define GLB_SF_MBIST_DONE_UMSK       (~(((1U << GLB_SF_MBIST_DONE_LEN) - 1) << GLB_SF_MBIST_DONE_POS))
#define GLB_EMAC_MBIST_DONE          GLB_EMAC_MBIST_DONE
#define GLB_EMAC_MBIST_DONE_POS      (22U)
#define GLB_EMAC_MBIST_DONE_LEN      (1U)
#define GLB_EMAC_MBIST_DONE_MSK      (((1U << GLB_EMAC_MBIST_DONE_LEN) - 1) << GLB_EMAC_MBIST_DONE_POS)
#define GLB_EMAC_MBIST_DONE_UMSK     (~(((1U << GLB_EMAC_MBIST_DONE_LEN) - 1) << GLB_EMAC_MBIST_DONE_POS))
#define GLB_EF_MBIST_FAIL            GLB_EF_MBIST_FAIL
#define GLB_EF_MBIST_FAIL_POS        (24U)
#define GLB_EF_MBIST_FAIL_LEN        (2U)
#define GLB_EF_MBIST_FAIL_MSK        (((1U << GLB_EF_MBIST_FAIL_LEN) - 1) << GLB_EF_MBIST_FAIL_POS)
#define GLB_EF_MBIST_FAIL_UMSK       (~(((1U << GLB_EF_MBIST_FAIL_LEN) - 1) << GLB_EF_MBIST_FAIL_POS))
#define GLB_USB_MBIST_FAIL           GLB_USB_MBIST_FAIL
#define GLB_USB_MBIST_FAIL_POS       (26U)
#define GLB_USB_MBIST_FAIL_LEN       (1U)
#define GLB_USB_MBIST_FAIL_MSK       (((1U << GLB_USB_MBIST_FAIL_LEN) - 1) << GLB_USB_MBIST_FAIL_POS)
#define GLB_USB_MBIST_FAIL_UMSK      (~(((1U << GLB_USB_MBIST_FAIL_LEN) - 1) << GLB_USB_MBIST_FAIL_POS))
#define GLB_SDH_MBIST_FAIL           GLB_SDH_MBIST_FAIL
#define GLB_SDH_MBIST_FAIL_POS       (27U)
#define GLB_SDH_MBIST_FAIL_LEN       (1U)
#define GLB_SDH_MBIST_FAIL_MSK       (((1U << GLB_SDH_MBIST_FAIL_LEN) - 1) << GLB_SDH_MBIST_FAIL_POS)
#define GLB_SDH_MBIST_FAIL_UMSK      (~(((1U << GLB_SDH_MBIST_FAIL_LEN) - 1) << GLB_SDH_MBIST_FAIL_POS))
#define GLB_SEC_MBIST_FAIL           GLB_SEC_MBIST_FAIL
#define GLB_SEC_MBIST_FAIL_POS       (28U)
#define GLB_SEC_MBIST_FAIL_LEN       (1U)
#define GLB_SEC_MBIST_FAIL_MSK       (((1U << GLB_SEC_MBIST_FAIL_LEN) - 1) << GLB_SEC_MBIST_FAIL_POS)
#define GLB_SEC_MBIST_FAIL_UMSK      (~(((1U << GLB_SEC_MBIST_FAIL_LEN) - 1) << GLB_SEC_MBIST_FAIL_POS))
#define GLB_SF_MBIST_FAIL            GLB_SF_MBIST_FAIL
#define GLB_SF_MBIST_FAIL_POS        (29U)
#define GLB_SF_MBIST_FAIL_LEN        (1U)
#define GLB_SF_MBIST_FAIL_MSK        (((1U << GLB_SF_MBIST_FAIL_LEN) - 1) << GLB_SF_MBIST_FAIL_POS)
#define GLB_SF_MBIST_FAIL_UMSK       (~(((1U << GLB_SF_MBIST_FAIL_LEN) - 1) << GLB_SF_MBIST_FAIL_POS))
#define GLB_EMAC_MBIST_FAIL          GLB_EMAC_MBIST_FAIL
#define GLB_EMAC_MBIST_FAIL_POS      (30U)
#define GLB_EMAC_MBIST_FAIL_LEN      (1U)
#define GLB_EMAC_MBIST_FAIL_MSK      (((1U << GLB_EMAC_MBIST_FAIL_LEN) - 1) << GLB_EMAC_MBIST_FAIL_POS)
#define GLB_EMAC_MBIST_FAIL_UMSK     (~(((1U << GLB_EMAC_MBIST_FAIL_LEN) - 1) << GLB_EMAC_MBIST_FAIL_POS))

/* 0x320 : bmx_cfg0 */
#define GLB_BMX_CFG0_OFFSET          (0x320)
#define GLB_REG_BMX_TIMEOUT_EN       GLB_REG_BMX_TIMEOUT_EN
#define GLB_REG_BMX_TIMEOUT_EN_POS   (0U)
#define GLB_REG_BMX_TIMEOUT_EN_LEN   (4U)
#define GLB_REG_BMX_TIMEOUT_EN_MSK   (((1U << GLB_REG_BMX_TIMEOUT_EN_LEN) - 1) << GLB_REG_BMX_TIMEOUT_EN_POS)
#define GLB_REG_BMX_TIMEOUT_EN_UMSK  (~(((1U << GLB_REG_BMX_TIMEOUT_EN_LEN) - 1) << GLB_REG_BMX_TIMEOUT_EN_POS))
#define GLB_REG_BMX_ARB_MODE         GLB_REG_BMX_ARB_MODE
#define GLB_REG_BMX_ARB_MODE_POS     (5U)
#define GLB_REG_BMX_ARB_MODE_LEN     (1U)
#define GLB_REG_BMX_ARB_MODE_MSK     (((1U << GLB_REG_BMX_ARB_MODE_LEN) - 1) << GLB_REG_BMX_ARB_MODE_POS)
#define GLB_REG_BMX_ARB_MODE_UMSK    (~(((1U << GLB_REG_BMX_ARB_MODE_LEN) - 1) << GLB_REG_BMX_ARB_MODE_POS))
#define GLB_REG_BMX_TIMEOUT_CLR      GLB_REG_BMX_TIMEOUT_CLR
#define GLB_REG_BMX_TIMEOUT_CLR_POS  (6U)
#define GLB_REG_BMX_TIMEOUT_CLR_LEN  (1U)
#define GLB_REG_BMX_TIMEOUT_CLR_MSK  (((1U << GLB_REG_BMX_TIMEOUT_CLR_LEN) - 1) << GLB_REG_BMX_TIMEOUT_CLR_POS)
#define GLB_REG_BMX_TIMEOUT_CLR_UMSK (~(((1U << GLB_REG_BMX_TIMEOUT_CLR_LEN) - 1) << GLB_REG_BMX_TIMEOUT_CLR_POS))
#define GLB_STS_BMX_TIMEOUT_STS      GLB_STS_BMX_TIMEOUT_STS
#define GLB_STS_BMX_TIMEOUT_STS_POS  (11U)
#define GLB_STS_BMX_TIMEOUT_STS_LEN  (4U)
#define GLB_STS_BMX_TIMEOUT_STS_MSK  (((1U << GLB_STS_BMX_TIMEOUT_STS_LEN) - 1) << GLB_STS_BMX_TIMEOUT_STS_POS)
#define GLB_STS_BMX_TIMEOUT_STS_UMSK (~(((1U << GLB_STS_BMX_TIMEOUT_STS_LEN) - 1) << GLB_STS_BMX_TIMEOUT_STS_POS))
#define GLB_PDS_APB_CFG              GLB_PDS_APB_CFG
#define GLB_PDS_APB_CFG_POS          (16U)
#define GLB_PDS_APB_CFG_LEN          (8U)
#define GLB_PDS_APB_CFG_MSK          (((1U << GLB_PDS_APB_CFG_LEN) - 1) << GLB_PDS_APB_CFG_POS)
#define GLB_PDS_APB_CFG_UMSK         (~(((1U << GLB_PDS_APB_CFG_LEN) - 1) << GLB_PDS_APB_CFG_POS))
#define GLB_HBN_APB_CFG              GLB_HBN_APB_CFG
#define GLB_HBN_APB_CFG_POS          (24U)
#define GLB_HBN_APB_CFG_LEN          (8U)
#define GLB_HBN_APB_CFG_MSK          (((1U << GLB_HBN_APB_CFG_LEN) - 1) << GLB_HBN_APB_CFG_POS)
#define GLB_HBN_APB_CFG_UMSK         (~(((1U << GLB_HBN_APB_CFG_LEN) - 1) << GLB_HBN_APB_CFG_POS))

/* 0x324 : bmx_cfg1 */
#define GLB_BMX_CFG1_OFFSET          (0x324)
#define GLB_REG_BMX_BERR_INT_EN      GLB_REG_BMX_BERR_INT_EN
#define GLB_REG_BMX_BERR_INT_EN_POS  (0U)
#define GLB_REG_BMX_BERR_INT_EN_LEN  (1U)
#define GLB_REG_BMX_BERR_INT_EN_MSK  (((1U << GLB_REG_BMX_BERR_INT_EN_LEN) - 1) << GLB_REG_BMX_BERR_INT_EN_POS)
#define GLB_REG_BMX_BERR_INT_EN_UMSK (~(((1U << GLB_REG_BMX_BERR_INT_EN_LEN) - 1) << GLB_REG_BMX_BERR_INT_EN_POS))
#define GLB_REG_MCU_BERR_INT_EN      GLB_REG_MCU_BERR_INT_EN
#define GLB_REG_MCU_BERR_INT_EN_POS  (1U)
#define GLB_REG_MCU_BERR_INT_EN_LEN  (1U)
#define GLB_REG_MCU_BERR_INT_EN_MSK  (((1U << GLB_REG_MCU_BERR_INT_EN_LEN) - 1) << GLB_REG_MCU_BERR_INT_EN_POS)
#define GLB_REG_MCU_BERR_INT_EN_UMSK (~(((1U << GLB_REG_MCU_BERR_INT_EN_LEN) - 1) << GLB_REG_MCU_BERR_INT_EN_POS))
#define GLB_REG_BMX_QOS_CPU          GLB_REG_BMX_QOS_CPU
#define GLB_REG_BMX_QOS_CPU_POS      (16U)
#define GLB_REG_BMX_QOS_CPU_LEN      (1U)
#define GLB_REG_BMX_QOS_CPU_MSK      (((1U << GLB_REG_BMX_QOS_CPU_LEN) - 1) << GLB_REG_BMX_QOS_CPU_POS)
#define GLB_REG_BMX_QOS_CPU_UMSK     (~(((1U << GLB_REG_BMX_QOS_CPU_LEN) - 1) << GLB_REG_BMX_QOS_CPU_POS))
#define GLB_REG_BMX_QOS_SDU          GLB_REG_BMX_QOS_SDU
#define GLB_REG_BMX_QOS_SDU_POS      (17U)
#define GLB_REG_BMX_QOS_SDU_LEN      (1U)
#define GLB_REG_BMX_QOS_SDU_MSK      (((1U << GLB_REG_BMX_QOS_SDU_LEN) - 1) << GLB_REG_BMX_QOS_SDU_POS)
#define GLB_REG_BMX_QOS_SDU_UMSK     (~(((1U << GLB_REG_BMX_QOS_SDU_LEN) - 1) << GLB_REG_BMX_QOS_SDU_POS))
#define GLB_REG_BMX_QOS_SEC0         GLB_REG_BMX_QOS_SEC0
#define GLB_REG_BMX_QOS_SEC0_POS     (18U)
#define GLB_REG_BMX_QOS_SEC0_LEN     (1U)
#define GLB_REG_BMX_QOS_SEC0_MSK     (((1U << GLB_REG_BMX_QOS_SEC0_LEN) - 1) << GLB_REG_BMX_QOS_SEC0_POS)
#define GLB_REG_BMX_QOS_SEC0_UMSK    (~(((1U << GLB_REG_BMX_QOS_SEC0_LEN) - 1) << GLB_REG_BMX_QOS_SEC0_POS))
#define GLB_REG_BMX_QOS_SEC1         GLB_REG_BMX_QOS_SEC1
#define GLB_REG_BMX_QOS_SEC1_POS     (19U)
#define GLB_REG_BMX_QOS_SEC1_LEN     (1U)
#define GLB_REG_BMX_QOS_SEC1_MSK     (((1U << GLB_REG_BMX_QOS_SEC1_LEN) - 1) << GLB_REG_BMX_QOS_SEC1_POS)
#define GLB_REG_BMX_QOS_SEC1_UMSK    (~(((1U << GLB_REG_BMX_QOS_SEC1_LEN) - 1) << GLB_REG_BMX_QOS_SEC1_POS))
#define GLB_REG_BMX_QOS_SEC2         GLB_REG_BMX_QOS_SEC2
#define GLB_REG_BMX_QOS_SEC2_POS     (20U)
#define GLB_REG_BMX_QOS_SEC2_LEN     (1U)
#define GLB_REG_BMX_QOS_SEC2_MSK     (((1U << GLB_REG_BMX_QOS_SEC2_LEN) - 1) << GLB_REG_BMX_QOS_SEC2_POS)
#define GLB_REG_BMX_QOS_SEC2_UMSK    (~(((1U << GLB_REG_BMX_QOS_SEC2_LEN) - 1) << GLB_REG_BMX_QOS_SEC2_POS))
#define GLB_REG_BMX_QOS_DMA          GLB_REG_BMX_QOS_DMA
#define GLB_REG_BMX_QOS_DMA_POS      (21U)
#define GLB_REG_BMX_QOS_DMA_LEN      (1U)
#define GLB_REG_BMX_QOS_DMA_MSK      (((1U << GLB_REG_BMX_QOS_DMA_LEN) - 1) << GLB_REG_BMX_QOS_DMA_POS)
#define GLB_REG_BMX_QOS_DMA_UMSK     (~(((1U << GLB_REG_BMX_QOS_DMA_LEN) - 1) << GLB_REG_BMX_QOS_DMA_POS))
#define GLB_REG_BMX_QOS_CCI          GLB_REG_BMX_QOS_CCI
#define GLB_REG_BMX_QOS_CCI_POS      (22U)
#define GLB_REG_BMX_QOS_CCI_LEN      (1U)
#define GLB_REG_BMX_QOS_CCI_MSK      (((1U << GLB_REG_BMX_QOS_CCI_LEN) - 1) << GLB_REG_BMX_QOS_CCI_POS)
#define GLB_REG_BMX_QOS_CCI_UMSK     (~(((1U << GLB_REG_BMX_QOS_CCI_LEN) - 1) << GLB_REG_BMX_QOS_CCI_POS))
#define GLB_REG_BMX_QOS_PLDMA        GLB_REG_BMX_QOS_PLDMA
#define GLB_REG_BMX_QOS_PLDMA_POS    (23U)
#define GLB_REG_BMX_QOS_PLDMA_LEN    (1U)
#define GLB_REG_BMX_QOS_PLDMA_MSK    (((1U << GLB_REG_BMX_QOS_PLDMA_LEN) - 1) << GLB_REG_BMX_QOS_PLDMA_POS)
#define GLB_REG_BMX_QOS_PLDMA_UMSK   (~(((1U << GLB_REG_BMX_QOS_PLDMA_LEN) - 1) << GLB_REG_BMX_QOS_PLDMA_POS))
#define GLB_REG_BMX_QOS_BLEM         GLB_REG_BMX_QOS_BLEM
#define GLB_REG_BMX_QOS_BLEM_POS     (24U)
#define GLB_REG_BMX_QOS_BLEM_LEN     (1U)
#define GLB_REG_BMX_QOS_BLEM_MSK     (((1U << GLB_REG_BMX_QOS_BLEM_LEN) - 1) << GLB_REG_BMX_QOS_BLEM_POS)
#define GLB_REG_BMX_QOS_BLEM_UMSK    (~(((1U << GLB_REG_BMX_QOS_BLEM_LEN) - 1) << GLB_REG_BMX_QOS_BLEM_POS))
#define GLB_REG_BMX_QOS_EMACA        GLB_REG_BMX_QOS_EMACA
#define GLB_REG_BMX_QOS_EMACA_POS    (25U)
#define GLB_REG_BMX_QOS_EMACA_LEN    (1U)
#define GLB_REG_BMX_QOS_EMACA_MSK    (((1U << GLB_REG_BMX_QOS_EMACA_LEN) - 1) << GLB_REG_BMX_QOS_EMACA_POS)
#define GLB_REG_BMX_QOS_EMACA_UMSK   (~(((1U << GLB_REG_BMX_QOS_EMACA_LEN) - 1) << GLB_REG_BMX_QOS_EMACA_POS))
#define GLB_REG_BMX_QOS_SDHM         GLB_REG_BMX_QOS_SDHM
#define GLB_REG_BMX_QOS_SDHM_POS     (27U)
#define GLB_REG_BMX_QOS_SDHM_LEN     (1U)
#define GLB_REG_BMX_QOS_SDHM_MSK     (((1U << GLB_REG_BMX_QOS_SDHM_LEN) - 1) << GLB_REG_BMX_QOS_SDHM_POS)
#define GLB_REG_BMX_QOS_SDHM_UMSK    (~(((1U << GLB_REG_BMX_QOS_SDHM_LEN) - 1) << GLB_REG_BMX_QOS_SDHM_POS))
#define GLB_BMX_DBG_SEL              GLB_BMX_DBG_SEL
#define GLB_BMX_DBG_SEL_POS          (28U)
#define GLB_BMX_DBG_SEL_LEN          (4U)
#define GLB_BMX_DBG_SEL_MSK          (((1U << GLB_BMX_DBG_SEL_LEN) - 1) << GLB_BMX_DBG_SEL_POS)
#define GLB_BMX_DBG_SEL_UMSK         (~(((1U << GLB_BMX_DBG_SEL_LEN) - 1) << GLB_BMX_DBG_SEL_POS))

/* 0x328 : bmx_cfg2 */
#define GLB_BMX_CFG2_OFFSET      (0x328)
#define GLB_REG_BMX_BERR_EN      GLB_REG_BMX_BERR_EN
#define GLB_REG_BMX_BERR_EN_POS  (0U)
#define GLB_REG_BMX_BERR_EN_LEN  (10U)
#define GLB_REG_BMX_BERR_EN_MSK  (((1U << GLB_REG_BMX_BERR_EN_LEN) - 1) << GLB_REG_BMX_BERR_EN_POS)
#define GLB_REG_BMX_BERR_EN_UMSK (~(((1U << GLB_REG_BMX_BERR_EN_LEN) - 1) << GLB_REG_BMX_BERR_EN_POS))
#define GLB_REG_MCU_BERR_EN      GLB_REG_MCU_BERR_EN
#define GLB_REG_MCU_BERR_EN_POS  (16U)
#define GLB_REG_MCU_BERR_EN_LEN  (1U)
#define GLB_REG_MCU_BERR_EN_MSK  (((1U << GLB_REG_MCU_BERR_EN_LEN) - 1) << GLB_REG_MCU_BERR_EN_POS)
#define GLB_REG_MCU_BERR_EN_UMSK (~(((1U << GLB_REG_MCU_BERR_EN_LEN) - 1) << GLB_REG_MCU_BERR_EN_POS))

/* 0x32C : bmx_cfg3 */
#define GLB_BMX_CFG3_OFFSET         (0x32C)
#define GLB_REG_BMX_BERR_CLR        GLB_REG_BMX_BERR_CLR
#define GLB_REG_BMX_BERR_CLR_POS    (0U)
#define GLB_REG_BMX_BERR_CLR_LEN    (1U)
#define GLB_REG_BMX_BERR_CLR_MSK    (((1U << GLB_REG_BMX_BERR_CLR_LEN) - 1) << GLB_REG_BMX_BERR_CLR_POS)
#define GLB_REG_BMX_BERR_CLR_UMSK   (~(((1U << GLB_REG_BMX_BERR_CLR_LEN) - 1) << GLB_REG_BMX_BERR_CLR_POS))
#define GLB_REG_BMX_BERR_LAST       GLB_REG_BMX_BERR_LAST
#define GLB_REG_BMX_BERR_LAST_POS   (1U)
#define GLB_REG_BMX_BERR_LAST_LEN   (1U)
#define GLB_REG_BMX_BERR_LAST_MSK   (((1U << GLB_REG_BMX_BERR_LAST_LEN) - 1) << GLB_REG_BMX_BERR_LAST_POS)
#define GLB_REG_BMX_BERR_LAST_UMSK  (~(((1U << GLB_REG_BMX_BERR_LAST_LEN) - 1) << GLB_REG_BMX_BERR_LAST_POS))
#define GLB_REG_MCU_BERR_CLR        GLB_REG_MCU_BERR_CLR
#define GLB_REG_MCU_BERR_CLR_POS    (8U)
#define GLB_REG_MCU_BERR_CLR_LEN    (1U)
#define GLB_REG_MCU_BERR_CLR_MSK    (((1U << GLB_REG_MCU_BERR_CLR_LEN) - 1) << GLB_REG_MCU_BERR_CLR_POS)
#define GLB_REG_MCU_BERR_CLR_UMSK   (~(((1U << GLB_REG_MCU_BERR_CLR_LEN) - 1) << GLB_REG_MCU_BERR_CLR_POS))
#define GLB_REG_MCU_BERR_LAST       GLB_REG_MCU_BERR_LAST
#define GLB_REG_MCU_BERR_LAST_POS   (9U)
#define GLB_REG_MCU_BERR_LAST_LEN   (1U)
#define GLB_REG_MCU_BERR_LAST_MSK   (((1U << GLB_REG_MCU_BERR_LAST_LEN) - 1) << GLB_REG_MCU_BERR_LAST_POS)
#define GLB_REG_MCU_BERR_LAST_UMSK  (~(((1U << GLB_REG_MCU_BERR_LAST_LEN) - 1) << GLB_REG_MCU_BERR_LAST_POS))
#define GLB_STS_BMX_BERR            GLB_STS_BMX_BERR
#define GLB_STS_BMX_BERR_POS        (16U)
#define GLB_STS_BMX_BERR_LEN        (1U)
#define GLB_STS_BMX_BERR_MSK        (((1U << GLB_STS_BMX_BERR_LEN) - 1) << GLB_STS_BMX_BERR_POS)
#define GLB_STS_BMX_BERR_UMSK       (~(((1U << GLB_STS_BMX_BERR_LEN) - 1) << GLB_STS_BMX_BERR_POS))
#define GLB_STS_MCU_BERR            GLB_STS_MCU_BERR
#define GLB_STS_MCU_BERR_POS        (17U)
#define GLB_STS_MCU_BERR_LEN        (1U)
#define GLB_STS_MCU_BERR_MSK        (((1U << GLB_STS_MCU_BERR_LEN) - 1) << GLB_STS_MCU_BERR_POS)
#define GLB_STS_MCU_BERR_UMSK       (~(((1U << GLB_STS_MCU_BERR_LEN) - 1) << GLB_STS_MCU_BERR_POS))
#define GLB_STS_BMX_BERR_WRITE      GLB_STS_BMX_BERR_WRITE
#define GLB_STS_BMX_BERR_WRITE_POS  (24U)
#define GLB_STS_BMX_BERR_WRITE_LEN  (1U)
#define GLB_STS_BMX_BERR_WRITE_MSK  (((1U << GLB_STS_BMX_BERR_WRITE_LEN) - 1) << GLB_STS_BMX_BERR_WRITE_POS)
#define GLB_STS_BMX_BERR_WRITE_UMSK (~(((1U << GLB_STS_BMX_BERR_WRITE_LEN) - 1) << GLB_STS_BMX_BERR_WRITE_POS))
#define GLB_STS_MCU_BERR_WRITE      GLB_STS_MCU_BERR_WRITE
#define GLB_STS_MCU_BERR_WRITE_POS  (25U)
#define GLB_STS_MCU_BERR_WRITE_LEN  (1U)
#define GLB_STS_MCU_BERR_WRITE_MSK  (((1U << GLB_STS_MCU_BERR_WRITE_LEN) - 1) << GLB_STS_MCU_BERR_WRITE_POS)
#define GLB_STS_MCU_BERR_WRITE_UMSK (~(((1U << GLB_STS_MCU_BERR_WRITE_LEN) - 1) << GLB_STS_MCU_BERR_WRITE_POS))

/* 0x330 : bmx_cfg4 */
#define GLB_BMX_CFG4_OFFSET       (0x330)
#define GLB_STS_BMX_BERR_SRC      GLB_STS_BMX_BERR_SRC
#define GLB_STS_BMX_BERR_SRC_POS  (0U)
#define GLB_STS_BMX_BERR_SRC_LEN  (10U)
#define GLB_STS_BMX_BERR_SRC_MSK  (((1U << GLB_STS_BMX_BERR_SRC_LEN) - 1) << GLB_STS_BMX_BERR_SRC_POS)
#define GLB_STS_BMX_BERR_SRC_UMSK (~(((1U << GLB_STS_BMX_BERR_SRC_LEN) - 1) << GLB_STS_BMX_BERR_SRC_POS))
#define GLB_STS_MCU_BERR_SRC      GLB_STS_MCU_BERR_SRC
#define GLB_STS_MCU_BERR_SRC_POS  (16U)
#define GLB_STS_MCU_BERR_SRC_LEN  (1U)
#define GLB_STS_MCU_BERR_SRC_MSK  (((1U << GLB_STS_MCU_BERR_SRC_LEN) - 1) << GLB_STS_MCU_BERR_SRC_POS)
#define GLB_STS_MCU_BERR_SRC_UMSK (~(((1U << GLB_STS_MCU_BERR_SRC_LEN) - 1) << GLB_STS_MCU_BERR_SRC_POS))
#define GLB_STS_MCU_BERR_ID       GLB_STS_MCU_BERR_ID
#define GLB_STS_MCU_BERR_ID_POS   (24U)
#define GLB_STS_MCU_BERR_ID_LEN   (8U)
#define GLB_STS_MCU_BERR_ID_MSK   (((1U << GLB_STS_MCU_BERR_ID_LEN) - 1) << GLB_STS_MCU_BERR_ID_POS)
#define GLB_STS_MCU_BERR_ID_UMSK  (~(((1U << GLB_STS_MCU_BERR_ID_LEN) - 1) << GLB_STS_MCU_BERR_ID_POS))

/* 0x334 : bmx_cfg5 */
#define GLB_BMX_CFG5_OFFSET        (0x334)
#define GLB_STS_BMX_BERR_ADDR      GLB_STS_BMX_BERR_ADDR
#define GLB_STS_BMX_BERR_ADDR_POS  (0U)
#define GLB_STS_BMX_BERR_ADDR_LEN  (32U)
#define GLB_STS_BMX_BERR_ADDR_MSK  (((1U << GLB_STS_BMX_BERR_ADDR_LEN) - 1) << GLB_STS_BMX_BERR_ADDR_POS)
#define GLB_STS_BMX_BERR_ADDR_UMSK (~(((1U << GLB_STS_BMX_BERR_ADDR_LEN) - 1) << GLB_STS_BMX_BERR_ADDR_POS))

/* 0x338 : bmx_cfg6 */
#define GLB_BMX_CFG6_OFFSET        (0x338)
#define GLB_STS_MCU_BERR_ADDR      GLB_STS_MCU_BERR_ADDR
#define GLB_STS_MCU_BERR_ADDR_POS  (0U)
#define GLB_STS_MCU_BERR_ADDR_LEN  (32U)
#define GLB_STS_MCU_BERR_ADDR_MSK  (((1U << GLB_STS_MCU_BERR_ADDR_LEN) - 1) << GLB_STS_MCU_BERR_ADDR_POS)
#define GLB_STS_MCU_BERR_ADDR_UMSK (~(((1U << GLB_STS_MCU_BERR_ADDR_LEN) - 1) << GLB_STS_MCU_BERR_ADDR_POS))

/* 0x340 : audio_cfg0 */
#define GLB_AUDIO_CFG0_OFFSET          (0x340)
#define GLB_REG_AUDIO_ADC_CLK_DIV      GLB_REG_AUDIO_ADC_CLK_DIV
#define GLB_REG_AUDIO_ADC_CLK_DIV_POS  (8U)
#define GLB_REG_AUDIO_ADC_CLK_DIV_LEN  (6U)
#define GLB_REG_AUDIO_ADC_CLK_DIV_MSK  (((1U << GLB_REG_AUDIO_ADC_CLK_DIV_LEN) - 1) << GLB_REG_AUDIO_ADC_CLK_DIV_POS)
#define GLB_REG_AUDIO_ADC_CLK_DIV_UMSK (~(((1U << GLB_REG_AUDIO_ADC_CLK_DIV_LEN) - 1) << GLB_REG_AUDIO_ADC_CLK_DIV_POS))
#define GLB_REG_AUDIO_ADC_CLK_EN       GLB_REG_AUDIO_ADC_CLK_EN
#define GLB_REG_AUDIO_ADC_CLK_EN_POS   (15U)
#define GLB_REG_AUDIO_ADC_CLK_EN_LEN   (1U)
#define GLB_REG_AUDIO_ADC_CLK_EN_MSK   (((1U << GLB_REG_AUDIO_ADC_CLK_EN_LEN) - 1) << GLB_REG_AUDIO_ADC_CLK_EN_POS)
#define GLB_REG_AUDIO_ADC_CLK_EN_UMSK  (~(((1U << GLB_REG_AUDIO_ADC_CLK_EN_LEN) - 1) << GLB_REG_AUDIO_ADC_CLK_EN_POS))
#define GLB_REG_AUDIO_AUTO_DIV_EN      GLB_REG_AUDIO_AUTO_DIV_EN
#define GLB_REG_AUDIO_AUTO_DIV_EN_POS  (31U)
#define GLB_REG_AUDIO_AUTO_DIV_EN_LEN  (1U)
#define GLB_REG_AUDIO_AUTO_DIV_EN_MSK  (((1U << GLB_REG_AUDIO_AUTO_DIV_EN_LEN) - 1) << GLB_REG_AUDIO_AUTO_DIV_EN_POS)
#define GLB_REG_AUDIO_AUTO_DIV_EN_UMSK (~(((1U << GLB_REG_AUDIO_AUTO_DIV_EN_LEN) - 1) << GLB_REG_AUDIO_AUTO_DIV_EN_POS))

/* 0x344 : audio_cfg1 */
#define GLB_AUDIO_CFG1_OFFSET           (0x344)
#define GLB_REG_AUDIO_SOLO_CLK_DIV      GLB_REG_AUDIO_SOLO_CLK_DIV
#define GLB_REG_AUDIO_SOLO_CLK_DIV_POS  (16U)
#define GLB_REG_AUDIO_SOLO_CLK_DIV_LEN  (8U)
#define GLB_REG_AUDIO_SOLO_CLK_DIV_MSK  (((1U << GLB_REG_AUDIO_SOLO_CLK_DIV_LEN) - 1) << GLB_REG_AUDIO_SOLO_CLK_DIV_POS)
#define GLB_REG_AUDIO_SOLO_CLK_DIV_UMSK (~(((1U << GLB_REG_AUDIO_SOLO_CLK_DIV_LEN) - 1) << GLB_REG_AUDIO_SOLO_CLK_DIV_POS))
#define GLB_REG_AUDIO_SOLO_CLK_EN       GLB_REG_AUDIO_SOLO_CLK_EN
#define GLB_REG_AUDIO_SOLO_CLK_EN_POS   (24U)
#define GLB_REG_AUDIO_SOLO_CLK_EN_LEN   (1U)
#define GLB_REG_AUDIO_SOLO_CLK_EN_MSK   (((1U << GLB_REG_AUDIO_SOLO_CLK_EN_LEN) - 1) << GLB_REG_AUDIO_SOLO_CLK_EN_POS)
#define GLB_REG_AUDIO_SOLO_CLK_EN_UMSK  (~(((1U << GLB_REG_AUDIO_SOLO_CLK_EN_LEN) - 1) << GLB_REG_AUDIO_SOLO_CLK_EN_POS))

/* 0x390 : eth_cfg0 */
#define GLB_ETH_CFG0_OFFSET            (0x390)
#define GLB_CFG_SEL_ETH_REF_CLK_O      GLB_CFG_SEL_ETH_REF_CLK_O
#define GLB_CFG_SEL_ETH_REF_CLK_O_POS  (5U)
#define GLB_CFG_SEL_ETH_REF_CLK_O_LEN  (1U)
#define GLB_CFG_SEL_ETH_REF_CLK_O_MSK  (((1U << GLB_CFG_SEL_ETH_REF_CLK_O_LEN) - 1) << GLB_CFG_SEL_ETH_REF_CLK_O_POS)
#define GLB_CFG_SEL_ETH_REF_CLK_O_UMSK (~(((1U << GLB_CFG_SEL_ETH_REF_CLK_O_LEN) - 1) << GLB_CFG_SEL_ETH_REF_CLK_O_POS))
#define GLB_CFG_INV_ETH_REF_CLK_O      GLB_CFG_INV_ETH_REF_CLK_O
#define GLB_CFG_INV_ETH_REF_CLK_O_POS  (6U)
#define GLB_CFG_INV_ETH_REF_CLK_O_LEN  (1U)
#define GLB_CFG_INV_ETH_REF_CLK_O_MSK  (((1U << GLB_CFG_INV_ETH_REF_CLK_O_LEN) - 1) << GLB_CFG_INV_ETH_REF_CLK_O_POS)
#define GLB_CFG_INV_ETH_REF_CLK_O_UMSK (~(((1U << GLB_CFG_INV_ETH_REF_CLK_O_LEN) - 1) << GLB_CFG_INV_ETH_REF_CLK_O_POS))
#define GLB_CFG_INV_ETH_TX_CLK         GLB_CFG_INV_ETH_TX_CLK
#define GLB_CFG_INV_ETH_TX_CLK_POS     (7U)
#define GLB_CFG_INV_ETH_TX_CLK_LEN     (1U)
#define GLB_CFG_INV_ETH_TX_CLK_MSK     (((1U << GLB_CFG_INV_ETH_TX_CLK_LEN) - 1) << GLB_CFG_INV_ETH_TX_CLK_POS)
#define GLB_CFG_INV_ETH_TX_CLK_UMSK    (~(((1U << GLB_CFG_INV_ETH_TX_CLK_LEN) - 1) << GLB_CFG_INV_ETH_TX_CLK_POS))
#define GLB_CFG_INV_ETH_RX_CLK         GLB_CFG_INV_ETH_RX_CLK
#define GLB_CFG_INV_ETH_RX_CLK_POS     (10U)
#define GLB_CFG_INV_ETH_RX_CLK_LEN     (1U)
#define GLB_CFG_INV_ETH_RX_CLK_MSK     (((1U << GLB_CFG_INV_ETH_RX_CLK_LEN) - 1) << GLB_CFG_INV_ETH_RX_CLK_POS)
#define GLB_CFG_INV_ETH_RX_CLK_UMSK    (~(((1U << GLB_CFG_INV_ETH_RX_CLK_LEN) - 1) << GLB_CFG_INV_ETH_RX_CLK_POS))

/* 0x420 : cam_cfg0 */
#define GLB_CAM_CFG0_OFFSET              (0x420)
#define GLB_REG_CAM_REF_CLK_EN           GLB_REG_CAM_REF_CLK_EN
#define GLB_REG_CAM_REF_CLK_EN_POS       (27U)
#define GLB_REG_CAM_REF_CLK_EN_LEN       (1U)
#define GLB_REG_CAM_REF_CLK_EN_MSK       (((1U << GLB_REG_CAM_REF_CLK_EN_LEN) - 1) << GLB_REG_CAM_REF_CLK_EN_POS)
#define GLB_REG_CAM_REF_CLK_EN_UMSK      (~(((1U << GLB_REG_CAM_REF_CLK_EN_LEN) - 1) << GLB_REG_CAM_REF_CLK_EN_POS))
#define GLB_REG_CAM_REF_CLK_SRC_SEL      GLB_REG_CAM_REF_CLK_SRC_SEL
#define GLB_REG_CAM_REF_CLK_SRC_SEL_POS  (28U)
#define GLB_REG_CAM_REF_CLK_SRC_SEL_LEN  (2U)
#define GLB_REG_CAM_REF_CLK_SRC_SEL_MSK  (((1U << GLB_REG_CAM_REF_CLK_SRC_SEL_LEN) - 1) << GLB_REG_CAM_REF_CLK_SRC_SEL_POS)
#define GLB_REG_CAM_REF_CLK_SRC_SEL_UMSK (~(((1U << GLB_REG_CAM_REF_CLK_SRC_SEL_LEN) - 1) << GLB_REG_CAM_REF_CLK_SRC_SEL_POS))
#define GLB_REG_CAM_REF_CLK_DIV          GLB_REG_CAM_REF_CLK_DIV
#define GLB_REG_CAM_REF_CLK_DIV_POS      (30U)
#define GLB_REG_CAM_REF_CLK_DIV_LEN      (2U)
#define GLB_REG_CAM_REF_CLK_DIV_MSK      (((1U << GLB_REG_CAM_REF_CLK_DIV_LEN) - 1) << GLB_REG_CAM_REF_CLK_DIV_POS)
#define GLB_REG_CAM_REF_CLK_DIV_UMSK     (~(((1U << GLB_REG_CAM_REF_CLK_DIV_LEN) - 1) << GLB_REG_CAM_REF_CLK_DIV_POS))

/* 0x430 : sdh_cfg0 */
#define GLB_SDH_CFG0_OFFSET      (0x430)
#define GLB_REG_SDH_CLK_DIV      GLB_REG_SDH_CLK_DIV
#define GLB_REG_SDH_CLK_DIV_POS  (9U)
#define GLB_REG_SDH_CLK_DIV_LEN  (3U)
#define GLB_REG_SDH_CLK_DIV_MSK  (((1U << GLB_REG_SDH_CLK_DIV_LEN) - 1) << GLB_REG_SDH_CLK_DIV_POS)
#define GLB_REG_SDH_CLK_DIV_UMSK (~(((1U << GLB_REG_SDH_CLK_DIV_LEN) - 1) << GLB_REG_SDH_CLK_DIV_POS))
#define GLB_REG_SDH_CLK_SEL      GLB_REG_SDH_CLK_SEL
#define GLB_REG_SDH_CLK_SEL_POS  (12U)
#define GLB_REG_SDH_CLK_SEL_LEN  (1U)
#define GLB_REG_SDH_CLK_SEL_MSK  (((1U << GLB_REG_SDH_CLK_SEL_LEN) - 1) << GLB_REG_SDH_CLK_SEL_POS)
#define GLB_REG_SDH_CLK_SEL_UMSK (~(((1U << GLB_REG_SDH_CLK_SEL_LEN) - 1) << GLB_REG_SDH_CLK_SEL_POS))
#define GLB_REG_SDH_CLK_EN       GLB_REG_SDH_CLK_EN
#define GLB_REG_SDH_CLK_EN_POS   (13U)
#define GLB_REG_SDH_CLK_EN_LEN   (1U)
#define GLB_REG_SDH_CLK_EN_MSK   (((1U << GLB_REG_SDH_CLK_EN_LEN) - 1) << GLB_REG_SDH_CLK_EN_POS)
#define GLB_REG_SDH_CLK_EN_UMSK  (~(((1U << GLB_REG_SDH_CLK_EN_LEN) - 1) << GLB_REG_SDH_CLK_EN_POS))

/* 0x440 : sdio_cfg0 */
#define GLB_SDIO_CFG0_OFFSET          (0x440)
#define GLB_REG_SDIO_INT_SYS_DIS      GLB_REG_SDIO_INT_SYS_DIS
#define GLB_REG_SDIO_INT_SYS_DIS_POS  (0U)
#define GLB_REG_SDIO_INT_SYS_DIS_LEN  (1U)
#define GLB_REG_SDIO_INT_SYS_DIS_MSK  (((1U << GLB_REG_SDIO_INT_SYS_DIS_LEN) - 1) << GLB_REG_SDIO_INT_SYS_DIS_POS)
#define GLB_REG_SDIO_INT_SYS_DIS_UMSK (~(((1U << GLB_REG_SDIO_INT_SYS_DIS_LEN) - 1) << GLB_REG_SDIO_INT_SYS_DIS_POS))
#define GLB_REG_SD_RST_SD_DIS         GLB_REG_SD_RST_SD_DIS
#define GLB_REG_SD_RST_SD_DIS_POS     (1U)
#define GLB_REG_SD_RST_SD_DIS_LEN     (1U)
#define GLB_REG_SD_RST_SD_DIS_MSK     (((1U << GLB_REG_SD_RST_SD_DIS_LEN) - 1) << GLB_REG_SD_RST_SD_DIS_POS)
#define GLB_REG_SD_RST_SD_DIS_UMSK    (~(((1U << GLB_REG_SD_RST_SD_DIS_LEN) - 1) << GLB_REG_SD_RST_SD_DIS_POS))
#define GLB_REG_SDU_RST_SD_DIS        GLB_REG_SDU_RST_SD_DIS
#define GLB_REG_SDU_RST_SD_DIS_POS    (2U)
#define GLB_REG_SDU_RST_SD_DIS_LEN    (1U)
#define GLB_REG_SDU_RST_SD_DIS_MSK    (((1U << GLB_REG_SDU_RST_SD_DIS_LEN) - 1) << GLB_REG_SDU_RST_SD_DIS_POS)
#define GLB_REG_SDU_RST_SD_DIS_UMSK   (~(((1U << GLB_REG_SDU_RST_SD_DIS_LEN) - 1) << GLB_REG_SDU_RST_SD_DIS_POS))
#define GLB_REG_SYS_RST_SD_EN         GLB_REG_SYS_RST_SD_EN
#define GLB_REG_SYS_RST_SD_EN_POS     (3U)
#define GLB_REG_SYS_RST_SD_EN_LEN     (1U)
#define GLB_REG_SYS_RST_SD_EN_MSK     (((1U << GLB_REG_SYS_RST_SD_EN_LEN) - 1) << GLB_REG_SYS_RST_SD_EN_POS)
#define GLB_REG_SYS_RST_SD_EN_UMSK    (~(((1U << GLB_REG_SYS_RST_SD_EN_LEN) - 1) << GLB_REG_SYS_RST_SD_EN_POS))
#define GLB_SDU_CMDRCVD               GLB_SDU_CMDRCVD
#define GLB_SDU_CMDRCVD_POS           (12U)
#define GLB_SDU_CMDRCVD_LEN           (1U)
#define GLB_SDU_CMDRCVD_MSK           (((1U << GLB_SDU_CMDRCVD_LEN) - 1) << GLB_SDU_CMDRCVD_POS)
#define GLB_SDU_CMDRCVD_UMSK          (~(((1U << GLB_SDU_CMDRCVD_LEN) - 1) << GLB_SDU_CMDRCVD_POS))
#define GLB_SDU_CLK_SWITCH_OK         GLB_SDU_CLK_SWITCH_OK
#define GLB_SDU_CLK_SWITCH_OK_POS     (13U)
#define GLB_SDU_CLK_SWITCH_OK_LEN     (1U)
#define GLB_SDU_CLK_SWITCH_OK_MSK     (((1U << GLB_SDU_CLK_SWITCH_OK_LEN) - 1) << GLB_SDU_CLK_SWITCH_OK_POS)
#define GLB_SDU_CLK_SWITCH_OK_UMSK    (~(((1U << GLB_SDU_CLK_SWITCH_OK_LEN) - 1) << GLB_SDU_CLK_SWITCH_OK_POS))
#define GLB_SD_PWUP                   GLB_SD_PWUP
#define GLB_SD_PWUP_POS               (14U)
#define GLB_SD_PWUP_LEN               (1U)
#define GLB_SD_PWUP_MSK               (((1U << GLB_SD_PWUP_LEN) - 1) << GLB_SD_PWUP_POS)
#define GLB_SD_PWUP_UMSK              (~(((1U << GLB_SD_PWUP_LEN) - 1) << GLB_SD_PWUP_POS))
#define GLB_SDU_DBG                   GLB_SDU_DBG
#define GLB_SDU_DBG_POS               (16U)
#define GLB_SDU_DBG_LEN               (16U)
#define GLB_SDU_DBG_MSK               (((1U << GLB_SDU_DBG_LEN) - 1) << GLB_SDU_DBG_POS)
#define GLB_SDU_DBG_UMSK              (~(((1U << GLB_SDU_DBG_LEN) - 1) << GLB_SDU_DBG_POS))

/* 0x490 : tzc_cfg0 */
#define GLB_TZC_CFG0_OFFSET              (0x490)
#define GLB_TZC_GLB_PWRON_RST_LOCK       GLB_TZC_GLB_PWRON_RST_LOCK
#define GLB_TZC_GLB_PWRON_RST_LOCK_POS   (12U)
#define GLB_TZC_GLB_PWRON_RST_LOCK_LEN   (1U)
#define GLB_TZC_GLB_PWRON_RST_LOCK_MSK   (((1U << GLB_TZC_GLB_PWRON_RST_LOCK_LEN) - 1) << GLB_TZC_GLB_PWRON_RST_LOCK_POS)
#define GLB_TZC_GLB_PWRON_RST_LOCK_UMSK  (~(((1U << GLB_TZC_GLB_PWRON_RST_LOCK_LEN) - 1) << GLB_TZC_GLB_PWRON_RST_LOCK_POS))
#define GLB_TZC_GLB_CPU_RESET_LOCK       GLB_TZC_GLB_CPU_RESET_LOCK
#define GLB_TZC_GLB_CPU_RESET_LOCK_POS   (13U)
#define GLB_TZC_GLB_CPU_RESET_LOCK_LEN   (1U)
#define GLB_TZC_GLB_CPU_RESET_LOCK_MSK   (((1U << GLB_TZC_GLB_CPU_RESET_LOCK_LEN) - 1) << GLB_TZC_GLB_CPU_RESET_LOCK_POS)
#define GLB_TZC_GLB_CPU_RESET_LOCK_UMSK  (~(((1U << GLB_TZC_GLB_CPU_RESET_LOCK_LEN) - 1) << GLB_TZC_GLB_CPU_RESET_LOCK_POS))
#define GLB_TZC_GLB_SYS_RESET_LOCK       GLB_TZC_GLB_SYS_RESET_LOCK
#define GLB_TZC_GLB_SYS_RESET_LOCK_POS   (14U)
#define GLB_TZC_GLB_SYS_RESET_LOCK_LEN   (1U)
#define GLB_TZC_GLB_SYS_RESET_LOCK_MSK   (((1U << GLB_TZC_GLB_SYS_RESET_LOCK_LEN) - 1) << GLB_TZC_GLB_SYS_RESET_LOCK_POS)
#define GLB_TZC_GLB_SYS_RESET_LOCK_UMSK  (~(((1U << GLB_TZC_GLB_SYS_RESET_LOCK_LEN) - 1) << GLB_TZC_GLB_SYS_RESET_LOCK_POS))
#define GLB_TZC_GLB_CPU2_RESET_LOCK      GLB_TZC_GLB_CPU2_RESET_LOCK
#define GLB_TZC_GLB_CPU2_RESET_LOCK_POS  (15U)
#define GLB_TZC_GLB_CPU2_RESET_LOCK_LEN  (1U)
#define GLB_TZC_GLB_CPU2_RESET_LOCK_MSK  (((1U << GLB_TZC_GLB_CPU2_RESET_LOCK_LEN) - 1) << GLB_TZC_GLB_CPU2_RESET_LOCK_POS)
#define GLB_TZC_GLB_CPU2_RESET_LOCK_UMSK (~(((1U << GLB_TZC_GLB_CPU2_RESET_LOCK_LEN) - 1) << GLB_TZC_GLB_CPU2_RESET_LOCK_POS))
#define GLB_TZC_GLB_PWR_LOCK             GLB_TZC_GLB_PWR_LOCK
#define GLB_TZC_GLB_PWR_LOCK_POS         (21U)
#define GLB_TZC_GLB_PWR_LOCK_LEN         (1U)
#define GLB_TZC_GLB_PWR_LOCK_MSK         (((1U << GLB_TZC_GLB_PWR_LOCK_LEN) - 1) << GLB_TZC_GLB_PWR_LOCK_POS)
#define GLB_TZC_GLB_PWR_LOCK_UMSK        (~(((1U << GLB_TZC_GLB_PWR_LOCK_LEN) - 1) << GLB_TZC_GLB_PWR_LOCK_POS))
#define GLB_TZC_GLB_INT_LOCK             GLB_TZC_GLB_INT_LOCK
#define GLB_TZC_GLB_INT_LOCK_POS         (22U)
#define GLB_TZC_GLB_INT_LOCK_LEN         (1U)
#define GLB_TZC_GLB_INT_LOCK_MSK         (((1U << GLB_TZC_GLB_INT_LOCK_LEN) - 1) << GLB_TZC_GLB_INT_LOCK_POS)
#define GLB_TZC_GLB_INT_LOCK_UMSK        (~(((1U << GLB_TZC_GLB_INT_LOCK_LEN) - 1) << GLB_TZC_GLB_INT_LOCK_POS))
#define GLB_TZC_GLB_CPUPLL_LOCK          GLB_TZC_GLB_CPUPLL_LOCK
#define GLB_TZC_GLB_CPUPLL_LOCK_POS      (24U)
#define GLB_TZC_GLB_CPUPLL_LOCK_LEN      (1U)
#define GLB_TZC_GLB_CPUPLL_LOCK_MSK      (((1U << GLB_TZC_GLB_CPUPLL_LOCK_LEN) - 1) << GLB_TZC_GLB_CPUPLL_LOCK_POS)
#define GLB_TZC_GLB_CPUPLL_LOCK_UMSK     (~(((1U << GLB_TZC_GLB_CPUPLL_LOCK_LEN) - 1) << GLB_TZC_GLB_CPUPLL_LOCK_POS))
#define GLB_TZC_GLB_MISC_LOCK            GLB_TZC_GLB_MISC_LOCK
#define GLB_TZC_GLB_MISC_LOCK_POS        (25U)
#define GLB_TZC_GLB_MISC_LOCK_LEN        (1U)
#define GLB_TZC_GLB_MISC_LOCK_MSK        (((1U << GLB_TZC_GLB_MISC_LOCK_LEN) - 1) << GLB_TZC_GLB_MISC_LOCK_POS)
#define GLB_TZC_GLB_MISC_LOCK_UMSK       (~(((1U << GLB_TZC_GLB_MISC_LOCK_LEN) - 1) << GLB_TZC_GLB_MISC_LOCK_POS))
#define GLB_TZC_GLB_SRAM_LOCK            GLB_TZC_GLB_SRAM_LOCK
#define GLB_TZC_GLB_SRAM_LOCK_POS        (26U)
#define GLB_TZC_GLB_SRAM_LOCK_LEN        (1U)
#define GLB_TZC_GLB_SRAM_LOCK_MSK        (((1U << GLB_TZC_GLB_SRAM_LOCK_LEN) - 1) << GLB_TZC_GLB_SRAM_LOCK_POS)
#define GLB_TZC_GLB_SRAM_LOCK_UMSK       (~(((1U << GLB_TZC_GLB_SRAM_LOCK_LEN) - 1) << GLB_TZC_GLB_SRAM_LOCK_POS))
#define GLB_TZC_GLB_SWRST_LOCK           GLB_TZC_GLB_SWRST_LOCK
#define GLB_TZC_GLB_SWRST_LOCK_POS       (27U)
#define GLB_TZC_GLB_SWRST_LOCK_LEN       (1U)
#define GLB_TZC_GLB_SWRST_LOCK_MSK       (((1U << GLB_TZC_GLB_SWRST_LOCK_LEN) - 1) << GLB_TZC_GLB_SWRST_LOCK_POS)
#define GLB_TZC_GLB_SWRST_LOCK_UMSK      (~(((1U << GLB_TZC_GLB_SWRST_LOCK_LEN) - 1) << GLB_TZC_GLB_SWRST_LOCK_POS))
#define GLB_TZC_GLB_BMX_LOCK             GLB_TZC_GLB_BMX_LOCK
#define GLB_TZC_GLB_BMX_LOCK_POS         (28U)
#define GLB_TZC_GLB_BMX_LOCK_LEN         (1U)
#define GLB_TZC_GLB_BMX_LOCK_MSK         (((1U << GLB_TZC_GLB_BMX_LOCK_LEN) - 1) << GLB_TZC_GLB_BMX_LOCK_POS)
#define GLB_TZC_GLB_BMX_LOCK_UMSK        (~(((1U << GLB_TZC_GLB_BMX_LOCK_LEN) - 1) << GLB_TZC_GLB_BMX_LOCK_POS))
#define GLB_TZC_GLB_DBG_LOCK             GLB_TZC_GLB_DBG_LOCK
#define GLB_TZC_GLB_DBG_LOCK_POS         (29U)
#define GLB_TZC_GLB_DBG_LOCK_LEN         (1U)
#define GLB_TZC_GLB_DBG_LOCK_MSK         (((1U << GLB_TZC_GLB_DBG_LOCK_LEN) - 1) << GLB_TZC_GLB_DBG_LOCK_POS)
#define GLB_TZC_GLB_DBG_LOCK_UMSK        (~(((1U << GLB_TZC_GLB_DBG_LOCK_LEN) - 1) << GLB_TZC_GLB_DBG_LOCK_POS))
#define GLB_TZC_GLB_MBIST_LOCK           GLB_TZC_GLB_MBIST_LOCK
#define GLB_TZC_GLB_MBIST_LOCK_POS       (30U)
#define GLB_TZC_GLB_MBIST_LOCK_LEN       (1U)
#define GLB_TZC_GLB_MBIST_LOCK_MSK       (((1U << GLB_TZC_GLB_MBIST_LOCK_LEN) - 1) << GLB_TZC_GLB_MBIST_LOCK_POS)
#define GLB_TZC_GLB_MBIST_LOCK_UMSK      (~(((1U << GLB_TZC_GLB_MBIST_LOCK_LEN) - 1) << GLB_TZC_GLB_MBIST_LOCK_POS))
#define GLB_TZC_GLB_CLK_LOCK             GLB_TZC_GLB_CLK_LOCK
#define GLB_TZC_GLB_CLK_LOCK_POS         (31U)
#define GLB_TZC_GLB_CLK_LOCK_LEN         (1U)
#define GLB_TZC_GLB_CLK_LOCK_MSK         (((1U << GLB_TZC_GLB_CLK_LOCK_LEN) - 1) << GLB_TZC_GLB_CLK_LOCK_POS)
#define GLB_TZC_GLB_CLK_LOCK_UMSK        (~(((1U << GLB_TZC_GLB_CLK_LOCK_LEN) - 1) << GLB_TZC_GLB_CLK_LOCK_POS))

/* 0x510 : glb_parm_cfg0 */
#define GLB_PARM_CFG0_OFFSET            (0x510)
#define GLB_UART_SWAP_SET               GLB_UART_SWAP_SET
#define GLB_UART_SWAP_SET_POS           (2U)
#define GLB_UART_SWAP_SET_LEN           (4U)
#define GLB_UART_SWAP_SET_MSK           (((1U << GLB_UART_SWAP_SET_LEN) - 1) << GLB_UART_SWAP_SET_POS)
#define GLB_UART_SWAP_SET_UMSK          (~(((1U << GLB_UART_SWAP_SET_LEN) - 1) << GLB_UART_SWAP_SET_POS))
#define GLB_SWAP_SFLASH_IO_3_IO_0       GLB_SWAP_SFLASH_IO_3_IO_0
#define GLB_SWAP_SFLASH_IO_3_IO_0_POS   (8U)
#define GLB_SWAP_SFLASH_IO_3_IO_0_LEN   (1U)
#define GLB_SWAP_SFLASH_IO_3_IO_0_MSK   (((1U << GLB_SWAP_SFLASH_IO_3_IO_0_LEN) - 1) << GLB_SWAP_SFLASH_IO_3_IO_0_POS)
#define GLB_SWAP_SFLASH_IO_3_IO_0_UMSK  (~(((1U << GLB_SWAP_SFLASH_IO_3_IO_0_LEN) - 1) << GLB_SWAP_SFLASH_IO_3_IO_0_POS))
#define GLB_SEL_EMBEDDED_SFLASH         GLB_SEL_EMBEDDED_SFLASH
#define GLB_SEL_EMBEDDED_SFLASH_POS     (9U)
#define GLB_SEL_EMBEDDED_SFLASH_LEN     (1U)
#define GLB_SEL_EMBEDDED_SFLASH_MSK     (((1U << GLB_SEL_EMBEDDED_SFLASH_LEN) - 1) << GLB_SEL_EMBEDDED_SFLASH_POS)
#define GLB_SEL_EMBEDDED_SFLASH_UMSK    (~(((1U << GLB_SEL_EMBEDDED_SFLASH_LEN) - 1) << GLB_SEL_EMBEDDED_SFLASH_POS))
#define GLB_SWAP_SFLASH_IO_2_CS         GLB_SWAP_SFLASH_IO_2_CS
#define GLB_SWAP_SFLASH_IO_2_CS_POS     (10U)
#define GLB_SWAP_SFLASH_IO_2_CS_LEN     (1U)
#define GLB_SWAP_SFLASH_IO_2_CS_MSK     (((1U << GLB_SWAP_SFLASH_IO_2_CS_LEN) - 1) << GLB_SWAP_SFLASH_IO_2_CS_POS)
#define GLB_SWAP_SFLASH_IO_2_CS_UMSK    (~(((1U << GLB_SWAP_SFLASH_IO_2_CS_LEN) - 1) << GLB_SWAP_SFLASH_IO_2_CS_POS))
#define GLB_SWAP_SFLASH2_IO_3_IO_0      GLB_SWAP_SFLASH2_IO_3_IO_0
#define GLB_SWAP_SFLASH2_IO_3_IO_0_POS  (11U)
#define GLB_SWAP_SFLASH2_IO_3_IO_0_LEN  (1U)
#define GLB_SWAP_SFLASH2_IO_3_IO_0_MSK  (((1U << GLB_SWAP_SFLASH2_IO_3_IO_0_LEN) - 1) << GLB_SWAP_SFLASH2_IO_3_IO_0_POS)
#define GLB_SWAP_SFLASH2_IO_3_IO_0_UMSK (~(((1U << GLB_SWAP_SFLASH2_IO_3_IO_0_LEN) - 1) << GLB_SWAP_SFLASH2_IO_3_IO_0_POS))
#define GLB_REG_SPI_0_MASTER_MODE       GLB_REG_SPI_0_MASTER_MODE
#define GLB_REG_SPI_0_MASTER_MODE_POS   (12U)
#define GLB_REG_SPI_0_MASTER_MODE_LEN   (1U)
#define GLB_REG_SPI_0_MASTER_MODE_MSK   (((1U << GLB_REG_SPI_0_MASTER_MODE_LEN) - 1) << GLB_REG_SPI_0_MASTER_MODE_POS)
#define GLB_REG_SPI_0_MASTER_MODE_UMSK  (~(((1U << GLB_REG_SPI_0_MASTER_MODE_LEN) - 1) << GLB_REG_SPI_0_MASTER_MODE_POS))
#define GLB_REG_SPI_0_SWAP              GLB_REG_SPI_0_SWAP
#define GLB_REG_SPI_0_SWAP_POS          (13U)
#define GLB_REG_SPI_0_SWAP_LEN          (1U)
#define GLB_REG_SPI_0_SWAP_MSK          (((1U << GLB_REG_SPI_0_SWAP_LEN) - 1) << GLB_REG_SPI_0_SWAP_POS)
#define GLB_REG_SPI_0_SWAP_UMSK         (~(((1U << GLB_REG_SPI_0_SWAP_LEN) - 1) << GLB_REG_SPI_0_SWAP_POS))
#define GLB_ANT_SWITCH_SEL              GLB_ANT_SWITCH_SEL
#define GLB_ANT_SWITCH_SEL_POS          (15U)
#define GLB_ANT_SWITCH_SEL_LEN          (1U)
#define GLB_ANT_SWITCH_SEL_MSK          (((1U << GLB_ANT_SWITCH_SEL_LEN) - 1) << GLB_ANT_SWITCH_SEL_POS)
#define GLB_ANT_SWITCH_SEL_UMSK         (~(((1U << GLB_ANT_SWITCH_SEL_LEN) - 1) << GLB_ANT_SWITCH_SEL_POS))
#define GLB_P3_CCI_USE_IO_10_13         GLB_P3_CCI_USE_IO_10_13
#define GLB_P3_CCI_USE_IO_10_13_POS     (19U)
#define GLB_P3_CCI_USE_IO_10_13_LEN     (1U)
#define GLB_P3_CCI_USE_IO_10_13_MSK     (((1U << GLB_P3_CCI_USE_IO_10_13_LEN) - 1) << GLB_P3_CCI_USE_IO_10_13_POS)
#define GLB_P3_CCI_USE_IO_10_13_UMSK    (~(((1U << GLB_P3_CCI_USE_IO_10_13_LEN) - 1) << GLB_P3_CCI_USE_IO_10_13_POS))
#define GLB_AUDIO_TEST_MODE             GLB_AUDIO_TEST_MODE
#define GLB_AUDIO_TEST_MODE_POS         (29U)
#define GLB_AUDIO_TEST_MODE_LEN         (1U)
#define GLB_AUDIO_TEST_MODE_MSK         (((1U << GLB_AUDIO_TEST_MODE_LEN) - 1) << GLB_AUDIO_TEST_MODE_POS)
#define GLB_AUDIO_TEST_MODE_UMSK        (~(((1U << GLB_AUDIO_TEST_MODE_LEN) - 1) << GLB_AUDIO_TEST_MODE_POS))
#define GLB_SEL_RF_AUDIO_TEST           GLB_SEL_RF_AUDIO_TEST
#define GLB_SEL_RF_AUDIO_TEST_POS       (30U)
#define GLB_SEL_RF_AUDIO_TEST_LEN       (2U)
#define GLB_SEL_RF_AUDIO_TEST_MSK       (((1U << GLB_SEL_RF_AUDIO_TEST_LEN) - 1) << GLB_SEL_RF_AUDIO_TEST_POS)
#define GLB_SEL_RF_AUDIO_TEST_UMSK      (~(((1U << GLB_SEL_RF_AUDIO_TEST_LEN) - 1) << GLB_SEL_RF_AUDIO_TEST_POS))

/* 0x520 : debug_cfg0 */
#define GLB_DEBUG_CFG0_OFFSET (0x520)

/* 0x524 : debug_cfg1 */
#define GLB_DEBUG_CFG1_OFFSET       (0x524)
#define GLB_DEBUG_NDRESET_GATE      GLB_DEBUG_NDRESET_GATE
#define GLB_DEBUG_NDRESET_GATE_POS  (20U)
#define GLB_DEBUG_NDRESET_GATE_LEN  (1U)
#define GLB_DEBUG_NDRESET_GATE_MSK  (((1U << GLB_DEBUG_NDRESET_GATE_LEN) - 1) << GLB_DEBUG_NDRESET_GATE_POS)
#define GLB_DEBUG_NDRESET_GATE_UMSK (~(((1U << GLB_DEBUG_NDRESET_GATE_LEN) - 1) << GLB_DEBUG_NDRESET_GATE_POS))

/* 0x530 : reset_sts0 */
#define GLB_RESET_STS0_OFFSET           (0x530)
#define GLB_TOP_RESET_RECORDER          GLB_TOP_RESET_RECORDER
#define GLB_TOP_RESET_RECORDER_POS      (0U)
#define GLB_TOP_RESET_RECORDER_LEN      (7U)
#define GLB_TOP_RESET_RECORDER_MSK      (((1U << GLB_TOP_RESET_RECORDER_LEN) - 1) << GLB_TOP_RESET_RECORDER_POS)
#define GLB_TOP_RESET_RECORDER_UMSK     (~(((1U << GLB_TOP_RESET_RECORDER_LEN) - 1) << GLB_TOP_RESET_RECORDER_POS))
#define GLB_CLR_TOP_RESET_RECORDER      GLB_CLR_TOP_RESET_RECORDER
#define GLB_CLR_TOP_RESET_RECORDER_POS  (7U)
#define GLB_CLR_TOP_RESET_RECORDER_LEN  (1U)
#define GLB_CLR_TOP_RESET_RECORDER_MSK  (((1U << GLB_CLR_TOP_RESET_RECORDER_LEN) - 1) << GLB_CLR_TOP_RESET_RECORDER_POS)
#define GLB_CLR_TOP_RESET_RECORDER_UMSK (~(((1U << GLB_CLR_TOP_RESET_RECORDER_LEN) - 1) << GLB_CLR_TOP_RESET_RECORDER_POS))

/* 0x540 : swrst_s1_ext + swrst_s3 + swrst_s2 */
#define GLB_SWRST_CFG0_OFFSET             (0x540)
#define GLB_SWRST_S00                     GLB_SWRST_S00
#define GLB_SWRST_S00_POS                 (0U)
#define GLB_SWRST_S00_LEN                 (1U)
#define GLB_SWRST_S00_MSK                 (((1U << GLB_SWRST_S00_LEN) - 1) << GLB_SWRST_S00_POS)
#define GLB_SWRST_S00_UMSK                (~(((1U << GLB_SWRST_S00_LEN) - 1) << GLB_SWRST_S00_POS))
#define GLB_SWRST_S01                     GLB_SWRST_S01
#define GLB_SWRST_S01_POS                 (1U)
#define GLB_SWRST_S01_LEN                 (1U)
#define GLB_SWRST_S01_MSK                 (((1U << GLB_SWRST_S01_LEN) - 1) << GLB_SWRST_S01_POS)
#define GLB_SWRST_S01_UMSK                (~(((1U << GLB_SWRST_S01_LEN) - 1) << GLB_SWRST_S01_POS))
#define GLB_SWRST_S20                     GLB_SWRST_S20
#define GLB_SWRST_S20_POS                 (4U)
#define GLB_SWRST_S20_LEN                 (1U)
#define GLB_SWRST_S20_MSK                 (((1U << GLB_SWRST_S20_LEN) - 1) << GLB_SWRST_S20_POS)
#define GLB_SWRST_S20_UMSK                (~(((1U << GLB_SWRST_S20_LEN) - 1) << GLB_SWRST_S20_POS))
#define GLB_SWRST_S30                     GLB_SWRST_S30
#define GLB_SWRST_S30_POS                 (8U)
#define GLB_SWRST_S30_LEN                 (1U)
#define GLB_SWRST_S30_MSK                 (((1U << GLB_SWRST_S30_LEN) - 1) << GLB_SWRST_S30_POS)
#define GLB_SWRST_S30_UMSK                (~(((1U << GLB_SWRST_S30_LEN) - 1) << GLB_SWRST_S30_POS))
#define GLB_SWRST_S31                     GLB_SWRST_S31
#define GLB_SWRST_S31_POS                 (9U)
#define GLB_SWRST_S31_LEN                 (1U)
#define GLB_SWRST_S31_MSK                 (((1U << GLB_SWRST_S31_LEN) - 1) << GLB_SWRST_S31_POS)
#define GLB_SWRST_S31_UMSK                (~(((1U << GLB_SWRST_S31_LEN) - 1) << GLB_SWRST_S31_POS))
#define GLB_SWRST_S32                     GLB_SWRST_S32
#define GLB_SWRST_S32_POS                 (10U)
#define GLB_SWRST_S32_LEN                 (1U)
#define GLB_SWRST_S32_MSK                 (((1U << GLB_SWRST_S32_LEN) - 1) << GLB_SWRST_S32_POS)
#define GLB_SWRST_S32_UMSK                (~(((1U << GLB_SWRST_S32_LEN) - 1) << GLB_SWRST_S32_POS))
#define GLB_SWRST_S33                     GLB_SWRST_S33
#define GLB_SWRST_S33_POS                 (11U)
#define GLB_SWRST_S33_LEN                 (1U)
#define GLB_SWRST_S33_MSK                 (((1U << GLB_SWRST_S33_LEN) - 1) << GLB_SWRST_S33_POS)
#define GLB_SWRST_S33_UMSK                (~(((1U << GLB_SWRST_S33_LEN) - 1) << GLB_SWRST_S33_POS))
#define GLB_SWRST_S1_EXT_EMI_MISC         GLB_SWRST_S1_EXT_EMI_MISC
#define GLB_SWRST_S1_EXT_EMI_MISC_POS     (16U)
#define GLB_SWRST_S1_EXT_EMI_MISC_LEN     (1U)
#define GLB_SWRST_S1_EXT_EMI_MISC_MSK     (((1U << GLB_SWRST_S1_EXT_EMI_MISC_LEN) - 1) << GLB_SWRST_S1_EXT_EMI_MISC_POS)
#define GLB_SWRST_S1_EXT_EMI_MISC_UMSK    (~(((1U << GLB_SWRST_S1_EXT_EMI_MISC_LEN) - 1) << GLB_SWRST_S1_EXT_EMI_MISC_POS))
#define GLB_SWRST_S1_EXT_PSRAM0_CTRL      GLB_SWRST_S1_EXT_PSRAM0_CTRL
#define GLB_SWRST_S1_EXT_PSRAM0_CTRL_POS  (17U)
#define GLB_SWRST_S1_EXT_PSRAM0_CTRL_LEN  (1U)
#define GLB_SWRST_S1_EXT_PSRAM0_CTRL_MSK  (((1U << GLB_SWRST_S1_EXT_PSRAM0_CTRL_LEN) - 1) << GLB_SWRST_S1_EXT_PSRAM0_CTRL_POS)
#define GLB_SWRST_S1_EXT_PSRAM0_CTRL_UMSK (~(((1U << GLB_SWRST_S1_EXT_PSRAM0_CTRL_LEN) - 1) << GLB_SWRST_S1_EXT_PSRAM0_CTRL_POS))
#define GLB_SWRST_S1_EXT_PSRAM1_CTRL      GLB_SWRST_S1_EXT_PSRAM1_CTRL
#define GLB_SWRST_S1_EXT_PSRAM1_CTRL_POS  (18U)
#define GLB_SWRST_S1_EXT_PSRAM1_CTRL_LEN  (1U)
#define GLB_SWRST_S1_EXT_PSRAM1_CTRL_MSK  (((1U << GLB_SWRST_S1_EXT_PSRAM1_CTRL_LEN) - 1) << GLB_SWRST_S1_EXT_PSRAM1_CTRL_POS)
#define GLB_SWRST_S1_EXT_PSRAM1_CTRL_UMSK (~(((1U << GLB_SWRST_S1_EXT_PSRAM1_CTRL_LEN) - 1) << GLB_SWRST_S1_EXT_PSRAM1_CTRL_POS))
#define GLB_SWRST_S1_EXT_USB              GLB_SWRST_S1_EXT_USB
#define GLB_SWRST_S1_EXT_USB_POS          (19U)
#define GLB_SWRST_S1_EXT_USB_LEN          (1U)
#define GLB_SWRST_S1_EXT_USB_MSK          (((1U << GLB_SWRST_S1_EXT_USB_LEN) - 1) << GLB_SWRST_S1_EXT_USB_POS)
#define GLB_SWRST_S1_EXT_USB_UMSK         (~(((1U << GLB_SWRST_S1_EXT_USB_LEN) - 1) << GLB_SWRST_S1_EXT_USB_POS))
#define GLB_SWRST_S1_EXT_MIX2             GLB_SWRST_S1_EXT_MIX2
#define GLB_SWRST_S1_EXT_MIX2_POS         (20U)
#define GLB_SWRST_S1_EXT_MIX2_LEN         (1U)
#define GLB_SWRST_S1_EXT_MIX2_MSK         (((1U << GLB_SWRST_S1_EXT_MIX2_LEN) - 1) << GLB_SWRST_S1_EXT_MIX2_POS)
#define GLB_SWRST_S1_EXT_MIX2_UMSK        (~(((1U << GLB_SWRST_S1_EXT_MIX2_LEN) - 1) << GLB_SWRST_S1_EXT_MIX2_POS))
#define GLB_SWRST_S1_EXT_AUDIO            GLB_SWRST_S1_EXT_AUDIO
#define GLB_SWRST_S1_EXT_AUDIO_POS        (21U)
#define GLB_SWRST_S1_EXT_AUDIO_LEN        (1U)
#define GLB_SWRST_S1_EXT_AUDIO_MSK        (((1U << GLB_SWRST_S1_EXT_AUDIO_LEN) - 1) << GLB_SWRST_S1_EXT_AUDIO_POS)
#define GLB_SWRST_S1_EXT_AUDIO_UMSK       (~(((1U << GLB_SWRST_S1_EXT_AUDIO_LEN) - 1) << GLB_SWRST_S1_EXT_AUDIO_POS))
#define GLB_SWRST_S1_EXT_SDH              GLB_SWRST_S1_EXT_SDH
#define GLB_SWRST_S1_EXT_SDH_POS          (22U)
#define GLB_SWRST_S1_EXT_SDH_LEN          (1U)
#define GLB_SWRST_S1_EXT_SDH_MSK          (((1U << GLB_SWRST_S1_EXT_SDH_LEN) - 1) << GLB_SWRST_S1_EXT_SDH_POS)
#define GLB_SWRST_S1_EXT_SDH_UMSK         (~(((1U << GLB_SWRST_S1_EXT_SDH_LEN) - 1) << GLB_SWRST_S1_EXT_SDH_POS))
#define GLB_SWRST_S1_EXT_EMAC             GLB_SWRST_S1_EXT_EMAC
#define GLB_SWRST_S1_EXT_EMAC_POS         (23U)
#define GLB_SWRST_S1_EXT_EMAC_LEN         (1U)
#define GLB_SWRST_S1_EXT_EMAC_MSK         (((1U << GLB_SWRST_S1_EXT_EMAC_LEN) - 1) << GLB_SWRST_S1_EXT_EMAC_POS)
#define GLB_SWRST_S1_EXT_EMAC_UMSK        (~(((1U << GLB_SWRST_S1_EXT_EMAC_LEN) - 1) << GLB_SWRST_S1_EXT_EMAC_POS))
#define GLB_SWRST_S1_EXT_DMA2             GLB_SWRST_S1_EXT_DMA2
#define GLB_SWRST_S1_EXT_DMA2_POS         (24U)
#define GLB_SWRST_S1_EXT_DMA2_LEN         (1U)
#define GLB_SWRST_S1_EXT_DMA2_MSK         (((1U << GLB_SWRST_S1_EXT_DMA2_LEN) - 1) << GLB_SWRST_S1_EXT_DMA2_POS)
#define GLB_SWRST_S1_EXT_DMA2_UMSK        (~(((1U << GLB_SWRST_S1_EXT_DMA2_LEN) - 1) << GLB_SWRST_S1_EXT_DMA2_POS))
#define GLB_SWRST_D2XA                    GLB_SWRST_D2XA
#define GLB_SWRST_D2XA_POS                (25U)
#define GLB_SWRST_D2XA_LEN                (1U)
#define GLB_SWRST_D2XA_MSK                (((1U << GLB_SWRST_D2XA_LEN) - 1) << GLB_SWRST_D2XA_POS)
#define GLB_SWRST_D2XA_UMSK               (~(((1U << GLB_SWRST_D2XA_LEN) - 1) << GLB_SWRST_D2XA_POS))
#define GLB_SWRST_D2XB                    GLB_SWRST_D2XB
#define GLB_SWRST_D2XB_POS                (26U)
#define GLB_SWRST_D2XB_LEN                (1U)
#define GLB_SWRST_D2XB_MSK                (((1U << GLB_SWRST_D2XB_LEN) - 1) << GLB_SWRST_D2XB_POS)
#define GLB_SWRST_D2XB_UMSK               (~(((1U << GLB_SWRST_D2XB_LEN) - 1) << GLB_SWRST_D2XB_POS))
#define GLB_SWRST_JENC                    GLB_SWRST_JENC
#define GLB_SWRST_JENC_POS                (27U)
#define GLB_SWRST_JENC_LEN                (1U)
#define GLB_SWRST_JENC_MSK                (((1U << GLB_SWRST_JENC_LEN) - 1) << GLB_SWRST_JENC_POS)
#define GLB_SWRST_JENC_UMSK               (~(((1U << GLB_SWRST_JENC_LEN) - 1) << GLB_SWRST_JENC_POS))
#define GLB_SWRST_S1_EXT_PIO              GLB_SWRST_S1_EXT_PIO
#define GLB_SWRST_S1_EXT_PIO_POS          (28U)
#define GLB_SWRST_S1_EXT_PIO_LEN          (1U)
#define GLB_SWRST_S1_EXT_PIO_MSK          (((1U << GLB_SWRST_S1_EXT_PIO_LEN) - 1) << GLB_SWRST_S1_EXT_PIO_POS)
#define GLB_SWRST_S1_EXT_PIO_UMSK         (~(((1U << GLB_SWRST_S1_EXT_PIO_LEN) - 1) << GLB_SWRST_S1_EXT_PIO_POS))

/* 0x544 : swrst_s1 */
#define GLB_SWRST_CFG1_OFFSET (0x544)
#define GLB_SWRST_S10         GLB_SWRST_S10
#define GLB_SWRST_S10_POS     (0U)
#define GLB_SWRST_S10_LEN     (1U)
#define GLB_SWRST_S10_MSK     (((1U << GLB_SWRST_S10_LEN) - 1) << GLB_SWRST_S10_POS)
#define GLB_SWRST_S10_UMSK    (~(((1U << GLB_SWRST_S10_LEN) - 1) << GLB_SWRST_S10_POS))
#define GLB_SWRST_S11         GLB_SWRST_S11
#define GLB_SWRST_S11_POS     (1U)
#define GLB_SWRST_S11_LEN     (1U)
#define GLB_SWRST_S11_MSK     (((1U << GLB_SWRST_S11_LEN) - 1) << GLB_SWRST_S11_POS)
#define GLB_SWRST_S11_UMSK    (~(((1U << GLB_SWRST_S11_LEN) - 1) << GLB_SWRST_S11_POS))
#define GLB_SWRST_S12         GLB_SWRST_S12
#define GLB_SWRST_S12_POS     (2U)
#define GLB_SWRST_S12_LEN     (1U)
#define GLB_SWRST_S12_MSK     (((1U << GLB_SWRST_S12_LEN) - 1) << GLB_SWRST_S12_POS)
#define GLB_SWRST_S12_UMSK    (~(((1U << GLB_SWRST_S12_LEN) - 1) << GLB_SWRST_S12_POS))
#define GLB_SWRST_S13         GLB_SWRST_S13
#define GLB_SWRST_S13_POS     (3U)
#define GLB_SWRST_S13_LEN     (1U)
#define GLB_SWRST_S13_MSK     (((1U << GLB_SWRST_S13_LEN) - 1) << GLB_SWRST_S13_POS)
#define GLB_SWRST_S13_UMSK    (~(((1U << GLB_SWRST_S13_LEN) - 1) << GLB_SWRST_S13_POS))
#define GLB_SWRST_S14         GLB_SWRST_S14
#define GLB_SWRST_S14_POS     (4U)
#define GLB_SWRST_S14_LEN     (1U)
#define GLB_SWRST_S14_MSK     (((1U << GLB_SWRST_S14_LEN) - 1) << GLB_SWRST_S14_POS)
#define GLB_SWRST_S14_UMSK    (~(((1U << GLB_SWRST_S14_LEN) - 1) << GLB_SWRST_S14_POS))
#define GLB_SWRST_S15         GLB_SWRST_S15
#define GLB_SWRST_S15_POS     (5U)
#define GLB_SWRST_S15_LEN     (1U)
#define GLB_SWRST_S15_MSK     (((1U << GLB_SWRST_S15_LEN) - 1) << GLB_SWRST_S15_POS)
#define GLB_SWRST_S15_UMSK    (~(((1U << GLB_SWRST_S15_LEN) - 1) << GLB_SWRST_S15_POS))
#define GLB_SWRST_S16         GLB_SWRST_S16
#define GLB_SWRST_S16_POS     (6U)
#define GLB_SWRST_S16_LEN     (1U)
#define GLB_SWRST_S16_MSK     (((1U << GLB_SWRST_S16_LEN) - 1) << GLB_SWRST_S16_POS)
#define GLB_SWRST_S16_UMSK    (~(((1U << GLB_SWRST_S16_LEN) - 1) << GLB_SWRST_S16_POS))
#define GLB_SWRST_S17         GLB_SWRST_S17
#define GLB_SWRST_S17_POS     (7U)
#define GLB_SWRST_S17_LEN     (1U)
#define GLB_SWRST_S17_MSK     (((1U << GLB_SWRST_S17_LEN) - 1) << GLB_SWRST_S17_POS)
#define GLB_SWRST_S17_UMSK    (~(((1U << GLB_SWRST_S17_LEN) - 1) << GLB_SWRST_S17_POS))
#define GLB_SWRST_S18         GLB_SWRST_S18
#define GLB_SWRST_S18_POS     (8U)
#define GLB_SWRST_S18_LEN     (1U)
#define GLB_SWRST_S18_MSK     (((1U << GLB_SWRST_S18_LEN) - 1) << GLB_SWRST_S18_POS)
#define GLB_SWRST_S18_UMSK    (~(((1U << GLB_SWRST_S18_LEN) - 1) << GLB_SWRST_S18_POS))
#define GLB_SWRST_S19         GLB_SWRST_S19
#define GLB_SWRST_S19_POS     (9U)
#define GLB_SWRST_S19_LEN     (1U)
#define GLB_SWRST_S19_MSK     (((1U << GLB_SWRST_S19_LEN) - 1) << GLB_SWRST_S19_POS)
#define GLB_SWRST_S19_UMSK    (~(((1U << GLB_SWRST_S19_LEN) - 1) << GLB_SWRST_S19_POS))
#define GLB_SWRST_S1A         GLB_SWRST_S1A
#define GLB_SWRST_S1A_POS     (10U)
#define GLB_SWRST_S1A_LEN     (1U)
#define GLB_SWRST_S1A_MSK     (((1U << GLB_SWRST_S1A_LEN) - 1) << GLB_SWRST_S1A_POS)
#define GLB_SWRST_S1A_UMSK    (~(((1U << GLB_SWRST_S1A_LEN) - 1) << GLB_SWRST_S1A_POS))
#define GLB_SWRST_S1B         GLB_SWRST_S1B
#define GLB_SWRST_S1B_POS     (11U)
#define GLB_SWRST_S1B_LEN     (1U)
#define GLB_SWRST_S1B_MSK     (((1U << GLB_SWRST_S1B_LEN) - 1) << GLB_SWRST_S1B_POS)
#define GLB_SWRST_S1B_UMSK    (~(((1U << GLB_SWRST_S1B_LEN) - 1) << GLB_SWRST_S1B_POS))
#define GLB_SWRST_S1C         GLB_SWRST_S1C
#define GLB_SWRST_S1C_POS     (12U)
#define GLB_SWRST_S1C_LEN     (1U)
#define GLB_SWRST_S1C_MSK     (((1U << GLB_SWRST_S1C_LEN) - 1) << GLB_SWRST_S1C_POS)
#define GLB_SWRST_S1C_UMSK    (~(((1U << GLB_SWRST_S1C_LEN) - 1) << GLB_SWRST_S1C_POS))
#define GLB_SWRST_S1D         GLB_SWRST_S1D
#define GLB_SWRST_S1D_POS     (13U)
#define GLB_SWRST_S1D_LEN     (1U)
#define GLB_SWRST_S1D_MSK     (((1U << GLB_SWRST_S1D_LEN) - 1) << GLB_SWRST_S1D_POS)
#define GLB_SWRST_S1D_UMSK    (~(((1U << GLB_SWRST_S1D_LEN) - 1) << GLB_SWRST_S1D_POS))
#define GLB_SWRST_S1E         GLB_SWRST_S1E
#define GLB_SWRST_S1E_POS     (14U)
#define GLB_SWRST_S1E_LEN     (1U)
#define GLB_SWRST_S1E_MSK     (((1U << GLB_SWRST_S1E_LEN) - 1) << GLB_SWRST_S1E_POS)
#define GLB_SWRST_S1E_UMSK    (~(((1U << GLB_SWRST_S1E_LEN) - 1) << GLB_SWRST_S1E_POS))
#define GLB_SWRST_S1F         GLB_SWRST_S1F
#define GLB_SWRST_S1F_POS     (15U)
#define GLB_SWRST_S1F_LEN     (1U)
#define GLB_SWRST_S1F_MSK     (((1U << GLB_SWRST_S1F_LEN) - 1) << GLB_SWRST_S1F_POS)
#define GLB_SWRST_S1F_UMSK    (~(((1U << GLB_SWRST_S1F_LEN) - 1) << GLB_SWRST_S1F_POS))
#define GLB_SWRST_S1A0        GLB_SWRST_S1A0
#define GLB_SWRST_S1A0_POS    (16U)
#define GLB_SWRST_S1A0_LEN    (1U)
#define GLB_SWRST_S1A0_MSK    (((1U << GLB_SWRST_S1A0_LEN) - 1) << GLB_SWRST_S1A0_POS)
#define GLB_SWRST_S1A0_UMSK   (~(((1U << GLB_SWRST_S1A0_LEN) - 1) << GLB_SWRST_S1A0_POS))
#define GLB_SWRST_S1A1        GLB_SWRST_S1A1
#define GLB_SWRST_S1A1_POS    (17U)
#define GLB_SWRST_S1A1_LEN    (1U)
#define GLB_SWRST_S1A1_MSK    (((1U << GLB_SWRST_S1A1_LEN) - 1) << GLB_SWRST_S1A1_POS)
#define GLB_SWRST_S1A1_UMSK   (~(((1U << GLB_SWRST_S1A1_LEN) - 1) << GLB_SWRST_S1A1_POS))
#define GLB_SWRST_S1A2        GLB_SWRST_S1A2
#define GLB_SWRST_S1A2_POS    (18U)
#define GLB_SWRST_S1A2_LEN    (1U)
#define GLB_SWRST_S1A2_MSK    (((1U << GLB_SWRST_S1A2_LEN) - 1) << GLB_SWRST_S1A2_POS)
#define GLB_SWRST_S1A2_UMSK   (~(((1U << GLB_SWRST_S1A2_LEN) - 1) << GLB_SWRST_S1A2_POS))
#define GLB_SWRST_S1A3        GLB_SWRST_S1A3
#define GLB_SWRST_S1A3_POS    (19U)
#define GLB_SWRST_S1A3_LEN    (1U)
#define GLB_SWRST_S1A3_MSK    (((1U << GLB_SWRST_S1A3_LEN) - 1) << GLB_SWRST_S1A3_POS)
#define GLB_SWRST_S1A3_UMSK   (~(((1U << GLB_SWRST_S1A3_LEN) - 1) << GLB_SWRST_S1A3_POS))
#define GLB_SWRST_S1A4        GLB_SWRST_S1A4
#define GLB_SWRST_S1A4_POS    (20U)
#define GLB_SWRST_S1A4_LEN    (1U)
#define GLB_SWRST_S1A4_MSK    (((1U << GLB_SWRST_S1A4_LEN) - 1) << GLB_SWRST_S1A4_POS)
#define GLB_SWRST_S1A4_UMSK   (~(((1U << GLB_SWRST_S1A4_LEN) - 1) << GLB_SWRST_S1A4_POS))
#define GLB_SWRST_S1A5        GLB_SWRST_S1A5
#define GLB_SWRST_S1A5_POS    (21U)
#define GLB_SWRST_S1A5_LEN    (1U)
#define GLB_SWRST_S1A5_MSK    (((1U << GLB_SWRST_S1A5_LEN) - 1) << GLB_SWRST_S1A5_POS)
#define GLB_SWRST_S1A5_UMSK   (~(((1U << GLB_SWRST_S1A5_LEN) - 1) << GLB_SWRST_S1A5_POS))
#define GLB_SWRST_S1A6        GLB_SWRST_S1A6
#define GLB_SWRST_S1A6_POS    (22U)
#define GLB_SWRST_S1A6_LEN    (1U)
#define GLB_SWRST_S1A6_MSK    (((1U << GLB_SWRST_S1A6_LEN) - 1) << GLB_SWRST_S1A6_POS)
#define GLB_SWRST_S1A6_UMSK   (~(((1U << GLB_SWRST_S1A6_LEN) - 1) << GLB_SWRST_S1A6_POS))
#define GLB_SWRST_S1A7        GLB_SWRST_S1A7
#define GLB_SWRST_S1A7_POS    (23U)
#define GLB_SWRST_S1A7_LEN    (1U)
#define GLB_SWRST_S1A7_MSK    (((1U << GLB_SWRST_S1A7_LEN) - 1) << GLB_SWRST_S1A7_POS)
#define GLB_SWRST_S1A7_UMSK   (~(((1U << GLB_SWRST_S1A7_LEN) - 1) << GLB_SWRST_S1A7_POS))
#define GLB_SWRST_S1A8        GLB_SWRST_S1A8
#define GLB_SWRST_S1A8_POS    (24U)
#define GLB_SWRST_S1A8_LEN    (1U)
#define GLB_SWRST_S1A8_MSK    (((1U << GLB_SWRST_S1A8_LEN) - 1) << GLB_SWRST_S1A8_POS)
#define GLB_SWRST_S1A8_UMSK   (~(((1U << GLB_SWRST_S1A8_LEN) - 1) << GLB_SWRST_S1A8_POS))
#define GLB_SWRST_S1A9        GLB_SWRST_S1A9
#define GLB_SWRST_S1A9_POS    (25U)
#define GLB_SWRST_S1A9_LEN    (1U)
#define GLB_SWRST_S1A9_MSK    (((1U << GLB_SWRST_S1A9_LEN) - 1) << GLB_SWRST_S1A9_POS)
#define GLB_SWRST_S1A9_UMSK   (~(((1U << GLB_SWRST_S1A9_LEN) - 1) << GLB_SWRST_S1A9_POS))
#define GLB_SWRST_S1AA        GLB_SWRST_S1AA
#define GLB_SWRST_S1AA_POS    (26U)
#define GLB_SWRST_S1AA_LEN    (1U)
#define GLB_SWRST_S1AA_MSK    (((1U << GLB_SWRST_S1AA_LEN) - 1) << GLB_SWRST_S1AA_POS)
#define GLB_SWRST_S1AA_UMSK   (~(((1U << GLB_SWRST_S1AA_LEN) - 1) << GLB_SWRST_S1AA_POS))
#define GLB_SWRST_S1AB        GLB_SWRST_S1AB
#define GLB_SWRST_S1AB_POS    (27U)
#define GLB_SWRST_S1AB_LEN    (1U)
#define GLB_SWRST_S1AB_MSK    (((1U << GLB_SWRST_S1AB_LEN) - 1) << GLB_SWRST_S1AB_POS)
#define GLB_SWRST_S1AB_UMSK   (~(((1U << GLB_SWRST_S1AB_LEN) - 1) << GLB_SWRST_S1AB_POS))
#define GLB_SWRST_S1AC        GLB_SWRST_S1AC
#define GLB_SWRST_S1AC_POS    (28U)
#define GLB_SWRST_S1AC_LEN    (1U)
#define GLB_SWRST_S1AC_MSK    (((1U << GLB_SWRST_S1AC_LEN) - 1) << GLB_SWRST_S1AC_POS)
#define GLB_SWRST_S1AC_UMSK   (~(((1U << GLB_SWRST_S1AC_LEN) - 1) << GLB_SWRST_S1AC_POS))
#define GLB_SWRST_S1AD        GLB_SWRST_S1AD
#define GLB_SWRST_S1AD_POS    (29U)
#define GLB_SWRST_S1AD_LEN    (1U)
#define GLB_SWRST_S1AD_MSK    (((1U << GLB_SWRST_S1AD_LEN) - 1) << GLB_SWRST_S1AD_POS)
#define GLB_SWRST_S1AD_UMSK   (~(((1U << GLB_SWRST_S1AD_LEN) - 1) << GLB_SWRST_S1AD_POS))
#define GLB_SWRST_S1AE        GLB_SWRST_S1AE
#define GLB_SWRST_S1AE_POS    (30U)
#define GLB_SWRST_S1AE_LEN    (1U)
#define GLB_SWRST_S1AE_MSK    (((1U << GLB_SWRST_S1AE_LEN) - 1) << GLB_SWRST_S1AE_POS)
#define GLB_SWRST_S1AE_UMSK   (~(((1U << GLB_SWRST_S1AE_LEN) - 1) << GLB_SWRST_S1AE_POS))
#define GLB_SWRST_S1AF        GLB_SWRST_S1AF
#define GLB_SWRST_S1AF_POS    (31U)
#define GLB_SWRST_S1AF_LEN    (1U)
#define GLB_SWRST_S1AF_MSK    (((1U << GLB_SWRST_S1AF_LEN) - 1) << GLB_SWRST_S1AF_POS)
#define GLB_SWRST_S1AF_UMSK   (~(((1U << GLB_SWRST_S1AF_LEN) - 1) << GLB_SWRST_S1AF_POS))

/* 0x548 : swrst_cfg2 */
#define GLB_SWRST_CFG2_OFFSET         (0x548)
#define GLB_REG_CTRL_PWRON_RST        GLB_REG_CTRL_PWRON_RST
#define GLB_REG_CTRL_PWRON_RST_POS    (0U)
#define GLB_REG_CTRL_PWRON_RST_LEN    (1U)
#define GLB_REG_CTRL_PWRON_RST_MSK    (((1U << GLB_REG_CTRL_PWRON_RST_LEN) - 1) << GLB_REG_CTRL_PWRON_RST_POS)
#define GLB_REG_CTRL_PWRON_RST_UMSK   (~(((1U << GLB_REG_CTRL_PWRON_RST_LEN) - 1) << GLB_REG_CTRL_PWRON_RST_POS))
#define GLB_REG_CTRL_CPU_RESET        GLB_REG_CTRL_CPU_RESET
#define GLB_REG_CTRL_CPU_RESET_POS    (1U)
#define GLB_REG_CTRL_CPU_RESET_LEN    (1U)
#define GLB_REG_CTRL_CPU_RESET_MSK    (((1U << GLB_REG_CTRL_CPU_RESET_LEN) - 1) << GLB_REG_CTRL_CPU_RESET_POS)
#define GLB_REG_CTRL_CPU_RESET_UMSK   (~(((1U << GLB_REG_CTRL_CPU_RESET_LEN) - 1) << GLB_REG_CTRL_CPU_RESET_POS))
#define GLB_REG_CTRL_SYS_RESET        GLB_REG_CTRL_SYS_RESET
#define GLB_REG_CTRL_SYS_RESET_POS    (2U)
#define GLB_REG_CTRL_SYS_RESET_LEN    (1U)
#define GLB_REG_CTRL_SYS_RESET_MSK    (((1U << GLB_REG_CTRL_SYS_RESET_LEN) - 1) << GLB_REG_CTRL_SYS_RESET_POS)
#define GLB_REG_CTRL_SYS_RESET_UMSK   (~(((1U << GLB_REG_CTRL_SYS_RESET_LEN) - 1) << GLB_REG_CTRL_SYS_RESET_POS))
#define GLB_REG_CTRL_PICO_RESET       GLB_REG_CTRL_PICO_RESET
#define GLB_REG_CTRL_PICO_RESET_POS   (3U)
#define GLB_REG_CTRL_PICO_RESET_LEN   (1U)
#define GLB_REG_CTRL_PICO_RESET_MSK   (((1U << GLB_REG_CTRL_PICO_RESET_LEN) - 1) << GLB_REG_CTRL_PICO_RESET_POS)
#define GLB_REG_CTRL_PICO_RESET_UMSK  (~(((1U << GLB_REG_CTRL_PICO_RESET_LEN) - 1) << GLB_REG_CTRL_PICO_RESET_POS))
#define GLB_REG_CTRL_CPU2_RESET       GLB_REG_CTRL_CPU2_RESET
#define GLB_REG_CTRL_CPU2_RESET_POS   (4U)
#define GLB_REG_CTRL_CPU2_RESET_LEN   (1U)
#define GLB_REG_CTRL_CPU2_RESET_MSK   (((1U << GLB_REG_CTRL_CPU2_RESET_LEN) - 1) << GLB_REG_CTRL_CPU2_RESET_POS)
#define GLB_REG_CTRL_CPU2_RESET_UMSK  (~(((1U << GLB_REG_CTRL_CPU2_RESET_LEN) - 1) << GLB_REG_CTRL_CPU2_RESET_POS))
#define GLB_REG_CTRL_CHIP_RESET       GLB_REG_CTRL_CHIP_RESET
#define GLB_REG_CTRL_CHIP_RESET_POS   (5U)
#define GLB_REG_CTRL_CHIP_RESET_LEN   (1U)
#define GLB_REG_CTRL_CHIP_RESET_MSK   (((1U << GLB_REG_CTRL_CHIP_RESET_LEN) - 1) << GLB_REG_CTRL_CHIP_RESET_POS)
#define GLB_REG_CTRL_CHIP_RESET_UMSK  (~(((1U << GLB_REG_CTRL_CHIP_RESET_LEN) - 1) << GLB_REG_CTRL_CHIP_RESET_POS))
#define GLB_PKA_CLK_SEL               GLB_PKA_CLK_SEL
#define GLB_PKA_CLK_SEL_POS           (24U)
#define GLB_PKA_CLK_SEL_LEN           (1U)
#define GLB_PKA_CLK_SEL_MSK           (((1U << GLB_PKA_CLK_SEL_LEN) - 1) << GLB_PKA_CLK_SEL_POS)
#define GLB_PKA_CLK_SEL_UMSK          (~(((1U << GLB_PKA_CLK_SEL_LEN) - 1) << GLB_PKA_CLK_SEL_POS))
#define GLB_REG_CTRL_RESET_DUMMY      GLB_REG_CTRL_RESET_DUMMY
#define GLB_REG_CTRL_RESET_DUMMY_POS  (28U)
#define GLB_REG_CTRL_RESET_DUMMY_LEN  (4U)
#define GLB_REG_CTRL_RESET_DUMMY_MSK  (((1U << GLB_REG_CTRL_RESET_DUMMY_LEN) - 1) << GLB_REG_CTRL_RESET_DUMMY_POS)
#define GLB_REG_CTRL_RESET_DUMMY_UMSK (~(((1U << GLB_REG_CTRL_RESET_DUMMY_LEN) - 1) << GLB_REG_CTRL_RESET_DUMMY_POS))

/* 0x54C : Disable hreset */
#define GLB_SWRST_CFG3_OFFSET (0x54C)
#define GLB_DISRST_S12        GLB_DISRST_S12
#define GLB_DISRST_S12_POS    (2U)
#define GLB_DISRST_S12_LEN    (1U)
#define GLB_DISRST_S12_MSK    (((1U << GLB_DISRST_S12_LEN) - 1) << GLB_DISRST_S12_POS)
#define GLB_DISRST_S12_UMSK   (~(((1U << GLB_DISRST_S12_LEN) - 1) << GLB_DISRST_S12_POS))
#define GLB_DISRST_S14        GLB_DISRST_S14
#define GLB_DISRST_S14_POS    (4U)
#define GLB_DISRST_S14_LEN    (1U)
#define GLB_DISRST_S14_MSK    (((1U << GLB_DISRST_S14_LEN) - 1) << GLB_DISRST_S14_POS)
#define GLB_DISRST_S14_UMSK   (~(((1U << GLB_DISRST_S14_LEN) - 1) << GLB_DISRST_S14_POS))
#define GLB_DISRST_S18        GLB_DISRST_S18
#define GLB_DISRST_S18_POS    (8U)
#define GLB_DISRST_S18_LEN    (1U)
#define GLB_DISRST_S18_MSK    (((1U << GLB_DISRST_S18_LEN) - 1) << GLB_DISRST_S18_POS)
#define GLB_DISRST_S18_UMSK   (~(((1U << GLB_DISRST_S18_LEN) - 1) << GLB_DISRST_S18_POS))
#define GLB_DISRST_S1B        GLB_DISRST_S1B
#define GLB_DISRST_S1B_POS    (11U)
#define GLB_DISRST_S1B_LEN    (1U)
#define GLB_DISRST_S1B_MSK    (((1U << GLB_DISRST_S1B_LEN) - 1) << GLB_DISRST_S1B_POS)
#define GLB_DISRST_S1B_UMSK   (~(((1U << GLB_DISRST_S1B_LEN) - 1) << GLB_DISRST_S1B_POS))
#define GLB_DISRST_S1A0       GLB_DISRST_S1A0
#define GLB_DISRST_S1A0_POS   (16U)
#define GLB_DISRST_S1A0_LEN   (1U)
#define GLB_DISRST_S1A0_MSK   (((1U << GLB_DISRST_S1A0_LEN) - 1) << GLB_DISRST_S1A0_POS)
#define GLB_DISRST_S1A0_UMSK  (~(((1U << GLB_DISRST_S1A0_LEN) - 1) << GLB_DISRST_S1A0_POS))
#define GLB_DISRST_S1A1       GLB_DISRST_S1A1
#define GLB_DISRST_S1A1_POS   (17U)
#define GLB_DISRST_S1A1_LEN   (1U)
#define GLB_DISRST_S1A1_MSK   (((1U << GLB_DISRST_S1A1_LEN) - 1) << GLB_DISRST_S1A1_POS)
#define GLB_DISRST_S1A1_UMSK  (~(((1U << GLB_DISRST_S1A1_LEN) - 1) << GLB_DISRST_S1A1_POS))
#define GLB_DISRST_S1A2       GLB_DISRST_S1A2
#define GLB_DISRST_S1A2_POS   (18U)
#define GLB_DISRST_S1A2_LEN   (1U)
#define GLB_DISRST_S1A2_MSK   (((1U << GLB_DISRST_S1A2_LEN) - 1) << GLB_DISRST_S1A2_POS)
#define GLB_DISRST_S1A2_UMSK  (~(((1U << GLB_DISRST_S1A2_LEN) - 1) << GLB_DISRST_S1A2_POS))
#define GLB_DISRST_S1A3       GLB_DISRST_S1A3
#define GLB_DISRST_S1A3_POS   (19U)
#define GLB_DISRST_S1A3_LEN   (1U)
#define GLB_DISRST_S1A3_MSK   (((1U << GLB_DISRST_S1A3_LEN) - 1) << GLB_DISRST_S1A3_POS)
#define GLB_DISRST_S1A3_UMSK  (~(((1U << GLB_DISRST_S1A3_LEN) - 1) << GLB_DISRST_S1A3_POS))
#define GLB_DISRST_S1A4       GLB_DISRST_S1A4
#define GLB_DISRST_S1A4_POS   (20U)
#define GLB_DISRST_S1A4_LEN   (1U)
#define GLB_DISRST_S1A4_MSK   (((1U << GLB_DISRST_S1A4_LEN) - 1) << GLB_DISRST_S1A4_POS)
#define GLB_DISRST_S1A4_UMSK  (~(((1U << GLB_DISRST_S1A4_LEN) - 1) << GLB_DISRST_S1A4_POS))
#define GLB_DISRST_S1A5       GLB_DISRST_S1A5
#define GLB_DISRST_S1A5_POS   (21U)
#define GLB_DISRST_S1A5_LEN   (1U)
#define GLB_DISRST_S1A5_MSK   (((1U << GLB_DISRST_S1A5_LEN) - 1) << GLB_DISRST_S1A5_POS)
#define GLB_DISRST_S1A5_UMSK  (~(((1U << GLB_DISRST_S1A5_LEN) - 1) << GLB_DISRST_S1A5_POS))
#define GLB_DISRST_S1A6       GLB_DISRST_S1A6
#define GLB_DISRST_S1A6_POS   (22U)
#define GLB_DISRST_S1A6_LEN   (1U)
#define GLB_DISRST_S1A6_MSK   (((1U << GLB_DISRST_S1A6_LEN) - 1) << GLB_DISRST_S1A6_POS)
#define GLB_DISRST_S1A6_UMSK  (~(((1U << GLB_DISRST_S1A6_LEN) - 1) << GLB_DISRST_S1A6_POS))
#define GLB_DISRST_S1A7       GLB_DISRST_S1A7
#define GLB_DISRST_S1A7_POS   (23U)
#define GLB_DISRST_S1A7_LEN   (1U)
#define GLB_DISRST_S1A7_MSK   (((1U << GLB_DISRST_S1A7_LEN) - 1) << GLB_DISRST_S1A7_POS)
#define GLB_DISRST_S1A7_UMSK  (~(((1U << GLB_DISRST_S1A7_LEN) - 1) << GLB_DISRST_S1A7_POS))
#define GLB_DISRST_S1A8       GLB_DISRST_S1A8
#define GLB_DISRST_S1A8_POS   (24U)
#define GLB_DISRST_S1A8_LEN   (1U)
#define GLB_DISRST_S1A8_MSK   (((1U << GLB_DISRST_S1A8_LEN) - 1) << GLB_DISRST_S1A8_POS)
#define GLB_DISRST_S1A8_UMSK  (~(((1U << GLB_DISRST_S1A8_LEN) - 1) << GLB_DISRST_S1A8_POS))
#define GLB_DISRST_S1A9       GLB_DISRST_S1A9
#define GLB_DISRST_S1A9_POS   (25U)
#define GLB_DISRST_S1A9_LEN   (1U)
#define GLB_DISRST_S1A9_MSK   (((1U << GLB_DISRST_S1A9_LEN) - 1) << GLB_DISRST_S1A9_POS)
#define GLB_DISRST_S1A9_UMSK  (~(((1U << GLB_DISRST_S1A9_LEN) - 1) << GLB_DISRST_S1A9_POS))
#define GLB_DISRST_S1AA       GLB_DISRST_S1AA
#define GLB_DISRST_S1AA_POS   (26U)
#define GLB_DISRST_S1AA_LEN   (1U)
#define GLB_DISRST_S1AA_MSK   (((1U << GLB_DISRST_S1AA_LEN) - 1) << GLB_DISRST_S1AA_POS)
#define GLB_DISRST_S1AA_UMSK  (~(((1U << GLB_DISRST_S1AA_LEN) - 1) << GLB_DISRST_S1AA_POS))

/* 0x580 : cgen_m */
#define GLB_CGEN_CFG0_OFFSET (0x580)
#define GLB_CGEN_M_CPU       GLB_CGEN_M_CPU
#define GLB_CGEN_M_CPU_POS   (0U)
#define GLB_CGEN_M_CPU_LEN   (1U)
#define GLB_CGEN_M_CPU_MSK   (((1U << GLB_CGEN_M_CPU_LEN) - 1) << GLB_CGEN_M_CPU_POS)
#define GLB_CGEN_M_CPU_UMSK  (~(((1U << GLB_CGEN_M_CPU_LEN) - 1) << GLB_CGEN_M_CPU_POS))
#define GLB_CGEN_M_SDU       GLB_CGEN_M_SDU
#define GLB_CGEN_M_SDU_POS   (1U)
#define GLB_CGEN_M_SDU_LEN   (1U)
#define GLB_CGEN_M_SDU_MSK   (((1U << GLB_CGEN_M_SDU_LEN) - 1) << GLB_CGEN_M_SDU_POS)
#define GLB_CGEN_M_SDU_UMSK  (~(((1U << GLB_CGEN_M_SDU_LEN) - 1) << GLB_CGEN_M_SDU_POS))
#define GLB_CGEN_M_SEC       GLB_CGEN_M_SEC
#define GLB_CGEN_M_SEC_POS   (2U)
#define GLB_CGEN_M_SEC_LEN   (1U)
#define GLB_CGEN_M_SEC_MSK   (((1U << GLB_CGEN_M_SEC_LEN) - 1) << GLB_CGEN_M_SEC_POS)
#define GLB_CGEN_M_SEC_UMSK  (~(((1U << GLB_CGEN_M_SEC_LEN) - 1) << GLB_CGEN_M_SEC_POS))
#define GLB_CGEN_M_DMA       GLB_CGEN_M_DMA
#define GLB_CGEN_M_DMA_POS   (3U)
#define GLB_CGEN_M_DMA_LEN   (1U)
#define GLB_CGEN_M_DMA_MSK   (((1U << GLB_CGEN_M_DMA_LEN) - 1) << GLB_CGEN_M_DMA_POS)
#define GLB_CGEN_M_DMA_UMSK  (~(((1U << GLB_CGEN_M_DMA_LEN) - 1) << GLB_CGEN_M_DMA_POS))
#define GLB_CGEN_M_CCI       GLB_CGEN_M_CCI
#define GLB_CGEN_M_CCI_POS   (4U)
#define GLB_CGEN_M_CCI_LEN   (1U)
#define GLB_CGEN_M_CCI_MSK   (((1U << GLB_CGEN_M_CCI_LEN) - 1) << GLB_CGEN_M_CCI_POS)
#define GLB_CGEN_M_CCI_UMSK  (~(((1U << GLB_CGEN_M_CCI_LEN) - 1) << GLB_CGEN_M_CCI_POS))

/* 0x584 : cgen_s1a + cgen_s1 */
#define GLB_CGEN_CFG1_OFFSET     (0x584)
#define GLB_CGEN_S1_RSVD0        GLB_CGEN_S1_RSVD0
#define GLB_CGEN_S1_RSVD0_POS    (0U)
#define GLB_CGEN_S1_RSVD0_LEN    (1U)
#define GLB_CGEN_S1_RSVD0_MSK    (((1U << GLB_CGEN_S1_RSVD0_LEN) - 1) << GLB_CGEN_S1_RSVD0_POS)
#define GLB_CGEN_S1_RSVD0_UMSK   (~(((1U << GLB_CGEN_S1_RSVD0_LEN) - 1) << GLB_CGEN_S1_RSVD0_POS))
#define GLB_CGEN_S1_GPIP         GLB_CGEN_S1_GPIP
#define GLB_CGEN_S1_GPIP_POS     (2U)
#define GLB_CGEN_S1_GPIP_LEN     (1U)
#define GLB_CGEN_S1_GPIP_MSK     (((1U << GLB_CGEN_S1_GPIP_LEN) - 1) << GLB_CGEN_S1_GPIP_POS)
#define GLB_CGEN_S1_GPIP_UMSK    (~(((1U << GLB_CGEN_S1_GPIP_LEN) - 1) << GLB_CGEN_S1_GPIP_POS))
#define GLB_CGEN_S1_SEC_DBG      GLB_CGEN_S1_SEC_DBG
#define GLB_CGEN_S1_SEC_DBG_POS  (3U)
#define GLB_CGEN_S1_SEC_DBG_LEN  (1U)
#define GLB_CGEN_S1_SEC_DBG_MSK  (((1U << GLB_CGEN_S1_SEC_DBG_LEN) - 1) << GLB_CGEN_S1_SEC_DBG_POS)
#define GLB_CGEN_S1_SEC_DBG_UMSK (~(((1U << GLB_CGEN_S1_SEC_DBG_LEN) - 1) << GLB_CGEN_S1_SEC_DBG_POS))
#define GLB_CGEN_S1_SEC_ENG      GLB_CGEN_S1_SEC_ENG
#define GLB_CGEN_S1_SEC_ENG_POS  (4U)
#define GLB_CGEN_S1_SEC_ENG_LEN  (1U)
#define GLB_CGEN_S1_SEC_ENG_MSK  (((1U << GLB_CGEN_S1_SEC_ENG_LEN) - 1) << GLB_CGEN_S1_SEC_ENG_POS)
#define GLB_CGEN_S1_SEC_ENG_UMSK (~(((1U << GLB_CGEN_S1_SEC_ENG_LEN) - 1) << GLB_CGEN_S1_SEC_ENG_POS))
#define GLB_CGEN_S1_TZ           GLB_CGEN_S1_TZ
#define GLB_CGEN_S1_TZ_POS       (5U)
#define GLB_CGEN_S1_TZ_LEN       (1U)
#define GLB_CGEN_S1_TZ_MSK       (((1U << GLB_CGEN_S1_TZ_LEN) - 1) << GLB_CGEN_S1_TZ_POS)
#define GLB_CGEN_S1_TZ_UMSK      (~(((1U << GLB_CGEN_S1_TZ_LEN) - 1) << GLB_CGEN_S1_TZ_POS))
#define GLB_CGEN_S1_RSVD6        GLB_CGEN_S1_RSVD6
#define GLB_CGEN_S1_RSVD6_POS    (6U)
#define GLB_CGEN_S1_RSVD6_LEN    (1U)
#define GLB_CGEN_S1_RSVD6_MSK    (((1U << GLB_CGEN_S1_RSVD6_LEN) - 1) << GLB_CGEN_S1_RSVD6_POS)
#define GLB_CGEN_S1_RSVD6_UMSK   (~(((1U << GLB_CGEN_S1_RSVD6_LEN) - 1) << GLB_CGEN_S1_RSVD6_POS))
#define GLB_CGEN_S1_EF_CTRL      GLB_CGEN_S1_EF_CTRL
#define GLB_CGEN_S1_EF_CTRL_POS  (7U)
#define GLB_CGEN_S1_EF_CTRL_LEN  (1U)
#define GLB_CGEN_S1_EF_CTRL_MSK  (((1U << GLB_CGEN_S1_EF_CTRL_LEN) - 1) << GLB_CGEN_S1_EF_CTRL_POS)
#define GLB_CGEN_S1_EF_CTRL_UMSK (~(((1U << GLB_CGEN_S1_EF_CTRL_LEN) - 1) << GLB_CGEN_S1_EF_CTRL_POS))
#define GLB_CGEN_S1_RSVD8        GLB_CGEN_S1_RSVD8
#define GLB_CGEN_S1_RSVD8_POS    (8U)
#define GLB_CGEN_S1_RSVD8_LEN    (1U)
#define GLB_CGEN_S1_RSVD8_MSK    (((1U << GLB_CGEN_S1_RSVD8_LEN) - 1) << GLB_CGEN_S1_RSVD8_POS)
#define GLB_CGEN_S1_RSVD8_UMSK   (~(((1U << GLB_CGEN_S1_RSVD8_LEN) - 1) << GLB_CGEN_S1_RSVD8_POS))
#define GLB_CGEN_S1_RSVD9        GLB_CGEN_S1_RSVD9
#define GLB_CGEN_S1_RSVD9_POS    (9U)
#define GLB_CGEN_S1_RSVD9_LEN    (1U)
#define GLB_CGEN_S1_RSVD9_MSK    (((1U << GLB_CGEN_S1_RSVD9_LEN) - 1) << GLB_CGEN_S1_RSVD9_POS)
#define GLB_CGEN_S1_RSVD9_UMSK   (~(((1U << GLB_CGEN_S1_RSVD9_LEN) - 1) << GLB_CGEN_S1_RSVD9_POS))
#define GLB_CGEN_S1_RSVD10       GLB_CGEN_S1_RSVD10
#define GLB_CGEN_S1_RSVD10_POS   (10U)
#define GLB_CGEN_S1_RSVD10_LEN   (1U)
#define GLB_CGEN_S1_RSVD10_MSK   (((1U << GLB_CGEN_S1_RSVD10_LEN) - 1) << GLB_CGEN_S1_RSVD10_POS)
#define GLB_CGEN_S1_RSVD10_UMSK  (~(((1U << GLB_CGEN_S1_RSVD10_LEN) - 1) << GLB_CGEN_S1_RSVD10_POS))
#define GLB_CGEN_S1_SF_CTRL      GLB_CGEN_S1_SF_CTRL
#define GLB_CGEN_S1_SF_CTRL_POS  (11U)
#define GLB_CGEN_S1_SF_CTRL_LEN  (1U)
#define GLB_CGEN_S1_SF_CTRL_MSK  (((1U << GLB_CGEN_S1_SF_CTRL_LEN) - 1) << GLB_CGEN_S1_SF_CTRL_POS)
#define GLB_CGEN_S1_SF_CTRL_UMSK (~(((1U << GLB_CGEN_S1_SF_CTRL_LEN) - 1) << GLB_CGEN_S1_SF_CTRL_POS))
#define GLB_CGEN_S1_DMA          GLB_CGEN_S1_DMA
#define GLB_CGEN_S1_DMA_POS      (12U)
#define GLB_CGEN_S1_DMA_LEN      (1U)
#define GLB_CGEN_S1_DMA_MSK      (((1U << GLB_CGEN_S1_DMA_LEN) - 1) << GLB_CGEN_S1_DMA_POS)
#define GLB_CGEN_S1_DMA_UMSK     (~(((1U << GLB_CGEN_S1_DMA_LEN) - 1) << GLB_CGEN_S1_DMA_POS))
#define GLB_CGEN_S1_RSVD13       GLB_CGEN_S1_RSVD13
#define GLB_CGEN_S1_RSVD13_POS   (13U)
#define GLB_CGEN_S1_RSVD13_LEN   (1U)
#define GLB_CGEN_S1_RSVD13_MSK   (((1U << GLB_CGEN_S1_RSVD13_LEN) - 1) << GLB_CGEN_S1_RSVD13_POS)
#define GLB_CGEN_S1_RSVD13_UMSK  (~(((1U << GLB_CGEN_S1_RSVD13_LEN) - 1) << GLB_CGEN_S1_RSVD13_POS))
#define GLB_CGEN_S1_RSVD14       GLB_CGEN_S1_RSVD14
#define GLB_CGEN_S1_RSVD14_POS   (14U)
#define GLB_CGEN_S1_RSVD14_LEN   (1U)
#define GLB_CGEN_S1_RSVD14_MSK   (((1U << GLB_CGEN_S1_RSVD14_LEN) - 1) << GLB_CGEN_S1_RSVD14_POS)
#define GLB_CGEN_S1_RSVD14_UMSK  (~(((1U << GLB_CGEN_S1_RSVD14_LEN) - 1) << GLB_CGEN_S1_RSVD14_POS))
#define GLB_CGEN_S1_RSVD15       GLB_CGEN_S1_RSVD15
#define GLB_CGEN_S1_RSVD15_POS   (15U)
#define GLB_CGEN_S1_RSVD15_LEN   (1U)
#define GLB_CGEN_S1_RSVD15_MSK   (((1U << GLB_CGEN_S1_RSVD15_LEN) - 1) << GLB_CGEN_S1_RSVD15_POS)
#define GLB_CGEN_S1_RSVD15_UMSK  (~(((1U << GLB_CGEN_S1_RSVD15_LEN) - 1) << GLB_CGEN_S1_RSVD15_POS))
#define GLB_CGEN_S1A_UART0       GLB_CGEN_S1A_UART0
#define GLB_CGEN_S1A_UART0_POS   (16U)
#define GLB_CGEN_S1A_UART0_LEN   (1U)
#define GLB_CGEN_S1A_UART0_MSK   (((1U << GLB_CGEN_S1A_UART0_LEN) - 1) << GLB_CGEN_S1A_UART0_POS)
#define GLB_CGEN_S1A_UART0_UMSK  (~(((1U << GLB_CGEN_S1A_UART0_LEN) - 1) << GLB_CGEN_S1A_UART0_POS))
#define GLB_CGEN_S1A_UART1       GLB_CGEN_S1A_UART1
#define GLB_CGEN_S1A_UART1_POS   (17U)
#define GLB_CGEN_S1A_UART1_LEN   (1U)
#define GLB_CGEN_S1A_UART1_MSK   (((1U << GLB_CGEN_S1A_UART1_LEN) - 1) << GLB_CGEN_S1A_UART1_POS)
#define GLB_CGEN_S1A_UART1_UMSK  (~(((1U << GLB_CGEN_S1A_UART1_LEN) - 1) << GLB_CGEN_S1A_UART1_POS))
#define GLB_CGEN_S1A_SPI         GLB_CGEN_S1A_SPI
#define GLB_CGEN_S1A_SPI_POS     (18U)
#define GLB_CGEN_S1A_SPI_LEN     (1U)
#define GLB_CGEN_S1A_SPI_MSK     (((1U << GLB_CGEN_S1A_SPI_LEN) - 1) << GLB_CGEN_S1A_SPI_POS)
#define GLB_CGEN_S1A_SPI_UMSK    (~(((1U << GLB_CGEN_S1A_SPI_LEN) - 1) << GLB_CGEN_S1A_SPI_POS))
#define GLB_CGEN_S1A_I2C         GLB_CGEN_S1A_I2C
#define GLB_CGEN_S1A_I2C_POS     (19U)
#define GLB_CGEN_S1A_I2C_LEN     (1U)
#define GLB_CGEN_S1A_I2C_MSK     (((1U << GLB_CGEN_S1A_I2C_LEN) - 1) << GLB_CGEN_S1A_I2C_POS)
#define GLB_CGEN_S1A_I2C_UMSK    (~(((1U << GLB_CGEN_S1A_I2C_LEN) - 1) << GLB_CGEN_S1A_I2C_POS))
#define GLB_CGEN_S1A_PWM         GLB_CGEN_S1A_PWM
#define GLB_CGEN_S1A_PWM_POS     (20U)
#define GLB_CGEN_S1A_PWM_LEN     (1U)
#define GLB_CGEN_S1A_PWM_MSK     (((1U << GLB_CGEN_S1A_PWM_LEN) - 1) << GLB_CGEN_S1A_PWM_POS)
#define GLB_CGEN_S1A_PWM_UMSK    (~(((1U << GLB_CGEN_S1A_PWM_LEN) - 1) << GLB_CGEN_S1A_PWM_POS))
#define GLB_CGEN_S1A_TIMER       GLB_CGEN_S1A_TIMER
#define GLB_CGEN_S1A_TIMER_POS   (21U)
#define GLB_CGEN_S1A_TIMER_LEN   (1U)
#define GLB_CGEN_S1A_TIMER_MSK   (((1U << GLB_CGEN_S1A_TIMER_LEN) - 1) << GLB_CGEN_S1A_TIMER_POS)
#define GLB_CGEN_S1A_TIMER_UMSK  (~(((1U << GLB_CGEN_S1A_TIMER_LEN) - 1) << GLB_CGEN_S1A_TIMER_POS))
#define GLB_CGEN_S1A_IR          GLB_CGEN_S1A_IR
#define GLB_CGEN_S1A_IR_POS      (22U)
#define GLB_CGEN_S1A_IR_LEN      (1U)
#define GLB_CGEN_S1A_IR_MSK      (((1U << GLB_CGEN_S1A_IR_LEN) - 1) << GLB_CGEN_S1A_IR_POS)
#define GLB_CGEN_S1A_IR_UMSK     (~(((1U << GLB_CGEN_S1A_IR_LEN) - 1) << GLB_CGEN_S1A_IR_POS))
#define GLB_CGEN_S1A_CKS         GLB_CGEN_S1A_CKS
#define GLB_CGEN_S1A_CKS_POS     (23U)
#define GLB_CGEN_S1A_CKS_LEN     (1U)
#define GLB_CGEN_S1A_CKS_MSK     (((1U << GLB_CGEN_S1A_CKS_LEN) - 1) << GLB_CGEN_S1A_CKS_POS)
#define GLB_CGEN_S1A_CKS_UMSK    (~(((1U << GLB_CGEN_S1A_CKS_LEN) - 1) << GLB_CGEN_S1A_CKS_POS))
#define GLB_CGEN_S1A_DBI         GLB_CGEN_S1A_DBI
#define GLB_CGEN_S1A_DBI_POS     (24U)
#define GLB_CGEN_S1A_DBI_LEN     (1U)
#define GLB_CGEN_S1A_DBI_MSK     (((1U << GLB_CGEN_S1A_DBI_LEN) - 1) << GLB_CGEN_S1A_DBI_POS)
#define GLB_CGEN_S1A_DBI_UMSK    (~(((1U << GLB_CGEN_S1A_DBI_LEN) - 1) << GLB_CGEN_S1A_DBI_POS))
#define GLB_CGEN_S1A_I2C1        GLB_CGEN_S1A_I2C1
#define GLB_CGEN_S1A_I2C1_POS    (25U)
#define GLB_CGEN_S1A_I2C1_LEN    (1U)
#define GLB_CGEN_S1A_I2C1_MSK    (((1U << GLB_CGEN_S1A_I2C1_LEN) - 1) << GLB_CGEN_S1A_I2C1_POS)
#define GLB_CGEN_S1A_I2C1_UMSK   (~(((1U << GLB_CGEN_S1A_I2C1_LEN) - 1) << GLB_CGEN_S1A_I2C1_POS))
#define GLB_CGEN_S1A_UART2       GLB_CGEN_S1A_UART2
#define GLB_CGEN_S1A_UART2_POS   (26U)
#define GLB_CGEN_S1A_UART2_LEN   (1U)
#define GLB_CGEN_S1A_UART2_MSK   (((1U << GLB_CGEN_S1A_UART2_LEN) - 1) << GLB_CGEN_S1A_UART2_POS)
#define GLB_CGEN_S1A_UART2_UMSK  (~(((1U << GLB_CGEN_S1A_UART2_LEN) - 1) << GLB_CGEN_S1A_UART2_POS))
#define GLB_CGEN_S1A_RSVD11      GLB_CGEN_S1A_RSVD11
#define GLB_CGEN_S1A_RSVD11_POS  (27U)
#define GLB_CGEN_S1A_RSVD11_LEN  (1U)
#define GLB_CGEN_S1A_RSVD11_MSK  (((1U << GLB_CGEN_S1A_RSVD11_LEN) - 1) << GLB_CGEN_S1A_RSVD11_POS)
#define GLB_CGEN_S1A_RSVD11_UMSK (~(((1U << GLB_CGEN_S1A_RSVD11_LEN) - 1) << GLB_CGEN_S1A_RSVD11_POS))
#define GLB_CGEN_S1A_RSVD12      GLB_CGEN_S1A_RSVD12
#define GLB_CGEN_S1A_RSVD12_POS  (28U)
#define GLB_CGEN_S1A_RSVD12_LEN  (1U)
#define GLB_CGEN_S1A_RSVD12_MSK  (((1U << GLB_CGEN_S1A_RSVD12_LEN) - 1) << GLB_CGEN_S1A_RSVD12_POS)
#define GLB_CGEN_S1A_RSVD12_UMSK (~(((1U << GLB_CGEN_S1A_RSVD12_LEN) - 1) << GLB_CGEN_S1A_RSVD12_POS))
#define GLB_CGEN_S1A_RSVD13      GLB_CGEN_S1A_RSVD13
#define GLB_CGEN_S1A_RSVD13_POS  (29U)
#define GLB_CGEN_S1A_RSVD13_LEN  (1U)
#define GLB_CGEN_S1A_RSVD13_MSK  (((1U << GLB_CGEN_S1A_RSVD13_LEN) - 1) << GLB_CGEN_S1A_RSVD13_POS)
#define GLB_CGEN_S1A_RSVD13_UMSK (~(((1U << GLB_CGEN_S1A_RSVD13_LEN) - 1) << GLB_CGEN_S1A_RSVD13_POS))
#define GLB_CGEN_S1A_RSVD14      GLB_CGEN_S1A_RSVD14
#define GLB_CGEN_S1A_RSVD14_POS  (30U)
#define GLB_CGEN_S1A_RSVD14_LEN  (1U)
#define GLB_CGEN_S1A_RSVD14_MSK  (((1U << GLB_CGEN_S1A_RSVD14_LEN) - 1) << GLB_CGEN_S1A_RSVD14_POS)
#define GLB_CGEN_S1A_RSVD14_UMSK (~(((1U << GLB_CGEN_S1A_RSVD14_LEN) - 1) << GLB_CGEN_S1A_RSVD14_POS))
#define GLB_CGEN_S1A_RSVD15      GLB_CGEN_S1A_RSVD15
#define GLB_CGEN_S1A_RSVD15_POS  (31U)
#define GLB_CGEN_S1A_RSVD15_LEN  (1U)
#define GLB_CGEN_S1A_RSVD15_MSK  (((1U << GLB_CGEN_S1A_RSVD15_LEN) - 1) << GLB_CGEN_S1A_RSVD15_POS)
#define GLB_CGEN_S1A_RSVD15_UMSK (~(((1U << GLB_CGEN_S1A_RSVD15_LEN) - 1) << GLB_CGEN_S1A_RSVD15_POS))

/* 0x588 : cgen_s1_ext + cgen_s3 */
#define GLB_CGEN_CFG2_OFFSET             (0x588)
#define GLB_CGEN_S0                      GLB_CGEN_S0
#define GLB_CGEN_S0_POS                  (0U)
#define GLB_CGEN_S0_LEN                  (1U)
#define GLB_CGEN_S0_MSK                  (((1U << GLB_CGEN_S0_LEN) - 1) << GLB_CGEN_S0_POS)
#define GLB_CGEN_S0_UMSK                 (~(((1U << GLB_CGEN_S0_LEN) - 1) << GLB_CGEN_S0_POS))
#define GLB_CGEN_S2_WIFI                 GLB_CGEN_S2_WIFI
#define GLB_CGEN_S2_WIFI_POS             (4U)
#define GLB_CGEN_S2_WIFI_LEN             (1U)
#define GLB_CGEN_S2_WIFI_MSK             (((1U << GLB_CGEN_S2_WIFI_LEN) - 1) << GLB_CGEN_S2_WIFI_POS)
#define GLB_CGEN_S2_WIFI_UMSK            (~(((1U << GLB_CGEN_S2_WIFI_LEN) - 1) << GLB_CGEN_S2_WIFI_POS))
#define GLB_CGEN_S3_BT_BLE2              GLB_CGEN_S3_BT_BLE2
#define GLB_CGEN_S3_BT_BLE2_POS          (10U)
#define GLB_CGEN_S3_BT_BLE2_LEN          (1U)
#define GLB_CGEN_S3_BT_BLE2_MSK          (((1U << GLB_CGEN_S3_BT_BLE2_LEN) - 1) << GLB_CGEN_S3_BT_BLE2_POS)
#define GLB_CGEN_S3_BT_BLE2_UMSK         (~(((1U << GLB_CGEN_S3_BT_BLE2_LEN) - 1) << GLB_CGEN_S3_BT_BLE2_POS))
#define GLB_CGEN_S3_M1542                GLB_CGEN_S3_M1542
#define GLB_CGEN_S3_M1542_POS            (11U)
#define GLB_CGEN_S3_M1542_LEN            (1U)
#define GLB_CGEN_S3_M1542_MSK            (((1U << GLB_CGEN_S3_M1542_LEN) - 1) << GLB_CGEN_S3_M1542_POS)
#define GLB_CGEN_S3_M1542_UMSK           (~(((1U << GLB_CGEN_S3_M1542_LEN) - 1) << GLB_CGEN_S3_M1542_POS))
#define GLB_CGEN_S1_EXT_EMI_MISC         GLB_CGEN_S1_EXT_EMI_MISC
#define GLB_CGEN_S1_EXT_EMI_MISC_POS     (16U)
#define GLB_CGEN_S1_EXT_EMI_MISC_LEN     (1U)
#define GLB_CGEN_S1_EXT_EMI_MISC_MSK     (((1U << GLB_CGEN_S1_EXT_EMI_MISC_LEN) - 1) << GLB_CGEN_S1_EXT_EMI_MISC_POS)
#define GLB_CGEN_S1_EXT_EMI_MISC_UMSK    (~(((1U << GLB_CGEN_S1_EXT_EMI_MISC_LEN) - 1) << GLB_CGEN_S1_EXT_EMI_MISC_POS))
#define GLB_CGEN_S1_EXT_PSRAM0_CTRL      GLB_CGEN_S1_EXT_PSRAM0_CTRL
#define GLB_CGEN_S1_EXT_PSRAM0_CTRL_POS  (17U)
#define GLB_CGEN_S1_EXT_PSRAM0_CTRL_LEN  (1U)
#define GLB_CGEN_S1_EXT_PSRAM0_CTRL_MSK  (((1U << GLB_CGEN_S1_EXT_PSRAM0_CTRL_LEN) - 1) << GLB_CGEN_S1_EXT_PSRAM0_CTRL_POS)
#define GLB_CGEN_S1_EXT_PSRAM0_CTRL_UMSK (~(((1U << GLB_CGEN_S1_EXT_PSRAM0_CTRL_LEN) - 1) << GLB_CGEN_S1_EXT_PSRAM0_CTRL_POS))
#define GLB_CGEN_S1_EXT_PSRAM_CTRL       GLB_CGEN_S1_EXT_PSRAM_CTRL
#define GLB_CGEN_S1_EXT_PSRAM_CTRL_POS   (18U)
#define GLB_CGEN_S1_EXT_PSRAM_CTRL_LEN   (1U)
#define GLB_CGEN_S1_EXT_PSRAM_CTRL_MSK   (((1U << GLB_CGEN_S1_EXT_PSRAM_CTRL_LEN) - 1) << GLB_CGEN_S1_EXT_PSRAM_CTRL_POS)
#define GLB_CGEN_S1_EXT_PSRAM_CTRL_UMSK  (~(((1U << GLB_CGEN_S1_EXT_PSRAM_CTRL_LEN) - 1) << GLB_CGEN_S1_EXT_PSRAM_CTRL_POS))
#define GLB_CGEN_S1_EXT_USB              GLB_CGEN_S1_EXT_USB
#define GLB_CGEN_S1_EXT_USB_POS          (19U)
#define GLB_CGEN_S1_EXT_USB_LEN          (1U)
#define GLB_CGEN_S1_EXT_USB_MSK          (((1U << GLB_CGEN_S1_EXT_USB_LEN) - 1) << GLB_CGEN_S1_EXT_USB_POS)
#define GLB_CGEN_S1_EXT_USB_UMSK         (~(((1U << GLB_CGEN_S1_EXT_USB_LEN) - 1) << GLB_CGEN_S1_EXT_USB_POS))
#define GLB_CGEN_S1_EXT_MIX2             GLB_CGEN_S1_EXT_MIX2
#define GLB_CGEN_S1_EXT_MIX2_POS         (20U)
#define GLB_CGEN_S1_EXT_MIX2_LEN         (1U)
#define GLB_CGEN_S1_EXT_MIX2_MSK         (((1U << GLB_CGEN_S1_EXT_MIX2_LEN) - 1) << GLB_CGEN_S1_EXT_MIX2_POS)
#define GLB_CGEN_S1_EXT_MIX2_UMSK        (~(((1U << GLB_CGEN_S1_EXT_MIX2_LEN) - 1) << GLB_CGEN_S1_EXT_MIX2_POS))
#define GLB_CGEN_S1_EXT_AUDIO            GLB_CGEN_S1_EXT_AUDIO
#define GLB_CGEN_S1_EXT_AUDIO_POS        (21U)
#define GLB_CGEN_S1_EXT_AUDIO_LEN        (1U)
#define GLB_CGEN_S1_EXT_AUDIO_MSK        (((1U << GLB_CGEN_S1_EXT_AUDIO_LEN) - 1) << GLB_CGEN_S1_EXT_AUDIO_POS)
#define GLB_CGEN_S1_EXT_AUDIO_UMSK       (~(((1U << GLB_CGEN_S1_EXT_AUDIO_LEN) - 1) << GLB_CGEN_S1_EXT_AUDIO_POS))
#define GLB_CGEN_S1_EXT_SDH              GLB_CGEN_S1_EXT_SDH
#define GLB_CGEN_S1_EXT_SDH_POS          (22U)
#define GLB_CGEN_S1_EXT_SDH_LEN          (1U)
#define GLB_CGEN_S1_EXT_SDH_MSK          (((1U << GLB_CGEN_S1_EXT_SDH_LEN) - 1) << GLB_CGEN_S1_EXT_SDH_POS)
#define GLB_CGEN_S1_EXT_SDH_UMSK         (~(((1U << GLB_CGEN_S1_EXT_SDH_LEN) - 1) << GLB_CGEN_S1_EXT_SDH_POS))
#define GLB_CGEN_S1_EXT_EMAC             GLB_CGEN_S1_EXT_EMAC
#define GLB_CGEN_S1_EXT_EMAC_POS         (23U)
#define GLB_CGEN_S1_EXT_EMAC_LEN         (1U)
#define GLB_CGEN_S1_EXT_EMAC_MSK         (((1U << GLB_CGEN_S1_EXT_EMAC_LEN) - 1) << GLB_CGEN_S1_EXT_EMAC_POS)
#define GLB_CGEN_S1_EXT_EMAC_UMSK        (~(((1U << GLB_CGEN_S1_EXT_EMAC_LEN) - 1) << GLB_CGEN_S1_EXT_EMAC_POS))
#define GLB_CGEN_S1_EXT_DMA2             GLB_CGEN_S1_EXT_DMA2
#define GLB_CGEN_S1_EXT_DMA2_POS         (24U)
#define GLB_CGEN_S1_EXT_DMA2_LEN         (1U)
#define GLB_CGEN_S1_EXT_DMA2_MSK         (((1U << GLB_CGEN_S1_EXT_DMA2_LEN) - 1) << GLB_CGEN_S1_EXT_DMA2_POS)
#define GLB_CGEN_S1_EXT_DMA2_UMSK        (~(((1U << GLB_CGEN_S1_EXT_DMA2_LEN) - 1) << GLB_CGEN_S1_EXT_DMA2_POS))
#define GLB_CGEN_S1_EXT_PIO              GLB_CGEN_S1_EXT_PIO
#define GLB_CGEN_S1_EXT_PIO_POS          (25U)
#define GLB_CGEN_S1_EXT_PIO_LEN          (1U)
#define GLB_CGEN_S1_EXT_PIO_MSK          (((1U << GLB_CGEN_S1_EXT_PIO_LEN) - 1) << GLB_CGEN_S1_EXT_PIO_POS)
#define GLB_CGEN_S1_EXT_PIO_UMSK         (~(((1U << GLB_CGEN_S1_EXT_PIO_LEN) - 1) << GLB_CGEN_S1_EXT_PIO_POS))
#define GLB_CGEN_S1_EXT_RSVD10           GLB_CGEN_S1_EXT_RSVD10
#define GLB_CGEN_S1_EXT_RSVD10_POS       (26U)
#define GLB_CGEN_S1_EXT_RSVD10_LEN       (1U)
#define GLB_CGEN_S1_EXT_RSVD10_MSK       (((1U << GLB_CGEN_S1_EXT_RSVD10_LEN) - 1) << GLB_CGEN_S1_EXT_RSVD10_POS)
#define GLB_CGEN_S1_EXT_RSVD10_UMSK      (~(((1U << GLB_CGEN_S1_EXT_RSVD10_LEN) - 1) << GLB_CGEN_S1_EXT_RSVD10_POS))
#define GLB_CGEN_S1_EXT_RSVD11           GLB_CGEN_S1_EXT_RSVD11
#define GLB_CGEN_S1_EXT_RSVD11_POS       (27U)
#define GLB_CGEN_S1_EXT_RSVD11_LEN       (1U)
#define GLB_CGEN_S1_EXT_RSVD11_MSK       (((1U << GLB_CGEN_S1_EXT_RSVD11_LEN) - 1) << GLB_CGEN_S1_EXT_RSVD11_POS)
#define GLB_CGEN_S1_EXT_RSVD11_UMSK      (~(((1U << GLB_CGEN_S1_EXT_RSVD11_LEN) - 1) << GLB_CGEN_S1_EXT_RSVD11_POS))

/* 0x58C : cgen_cfg3 */
#define GLB_CGEN_CFG3_OFFSET              (0x58C)
#define GLB_CGEN_ISP_WIFIPLL_80M          GLB_CGEN_ISP_WIFIPLL_80M
#define GLB_CGEN_ISP_WIFIPLL_80M_POS      (2U)
#define GLB_CGEN_ISP_WIFIPLL_80M_LEN      (1U)
#define GLB_CGEN_ISP_WIFIPLL_80M_MSK      (((1U << GLB_CGEN_ISP_WIFIPLL_80M_LEN) - 1) << GLB_CGEN_ISP_WIFIPLL_80M_POS)
#define GLB_CGEN_ISP_WIFIPLL_80M_UMSK     (~(((1U << GLB_CGEN_ISP_WIFIPLL_80M_LEN) - 1) << GLB_CGEN_ISP_WIFIPLL_80M_POS))
#define GLB_CGEN_ISP_AUPLL_DIV5           GLB_CGEN_ISP_AUPLL_DIV5
#define GLB_CGEN_ISP_AUPLL_DIV5_POS       (3U)
#define GLB_CGEN_ISP_AUPLL_DIV5_LEN       (1U)
#define GLB_CGEN_ISP_AUPLL_DIV5_MSK       (((1U << GLB_CGEN_ISP_AUPLL_DIV5_LEN) - 1) << GLB_CGEN_ISP_AUPLL_DIV5_POS)
#define GLB_CGEN_ISP_AUPLL_DIV5_UMSK      (~(((1U << GLB_CGEN_ISP_AUPLL_DIV5_LEN) - 1) << GLB_CGEN_ISP_AUPLL_DIV5_POS))
#define GLB_CGEN_ISP_AUPLL_DIV6           GLB_CGEN_ISP_AUPLL_DIV6
#define GLB_CGEN_ISP_AUPLL_DIV6_POS       (4U)
#define GLB_CGEN_ISP_AUPLL_DIV6_LEN       (1U)
#define GLB_CGEN_ISP_AUPLL_DIV6_MSK       (((1U << GLB_CGEN_ISP_AUPLL_DIV6_LEN) - 1) << GLB_CGEN_ISP_AUPLL_DIV6_POS)
#define GLB_CGEN_ISP_AUPLL_DIV6_UMSK      (~(((1U << GLB_CGEN_ISP_AUPLL_DIV6_LEN) - 1) << GLB_CGEN_ISP_AUPLL_DIV6_POS))
#define GLB_CGEN_TOP_AUPLL_DIV5           GLB_CGEN_TOP_AUPLL_DIV5
#define GLB_CGEN_TOP_AUPLL_DIV5_POS       (5U)
#define GLB_CGEN_TOP_AUPLL_DIV5_LEN       (1U)
#define GLB_CGEN_TOP_AUPLL_DIV5_MSK       (((1U << GLB_CGEN_TOP_AUPLL_DIV5_LEN) - 1) << GLB_CGEN_TOP_AUPLL_DIV5_POS)
#define GLB_CGEN_TOP_AUPLL_DIV5_UMSK      (~(((1U << GLB_CGEN_TOP_AUPLL_DIV5_LEN) - 1) << GLB_CGEN_TOP_AUPLL_DIV5_POS))
#define GLB_CGEN_TOP_AUPLL_DIV6           GLB_CGEN_TOP_AUPLL_DIV6
#define GLB_CGEN_TOP_AUPLL_DIV6_POS       (6U)
#define GLB_CGEN_TOP_AUPLL_DIV6_LEN       (1U)
#define GLB_CGEN_TOP_AUPLL_DIV6_MSK       (((1U << GLB_CGEN_TOP_AUPLL_DIV6_LEN) - 1) << GLB_CGEN_TOP_AUPLL_DIV6_POS)
#define GLB_CGEN_TOP_AUPLL_DIV6_UMSK      (~(((1U << GLB_CGEN_TOP_AUPLL_DIV6_LEN) - 1) << GLB_CGEN_TOP_AUPLL_DIV6_POS))
#define GLB_CGEN_PSRAMB_WIFIPLL_320M      GLB_CGEN_PSRAMB_WIFIPLL_320M
#define GLB_CGEN_PSRAMB_WIFIPLL_320M_POS  (7U)
#define GLB_CGEN_PSRAMB_WIFIPLL_320M_LEN  (1U)
#define GLB_CGEN_PSRAMB_WIFIPLL_320M_MSK  (((1U << GLB_CGEN_PSRAMB_WIFIPLL_320M_LEN) - 1) << GLB_CGEN_PSRAMB_WIFIPLL_320M_POS)
#define GLB_CGEN_PSRAMB_WIFIPLL_320M_UMSK (~(((1U << GLB_CGEN_PSRAMB_WIFIPLL_320M_LEN) - 1) << GLB_CGEN_PSRAMB_WIFIPLL_320M_POS))
#define GLB_CGEN_PSRAMB_AUPLL_DIV1        GLB_CGEN_PSRAMB_AUPLL_DIV1
#define GLB_CGEN_PSRAMB_AUPLL_DIV1_POS    (8U)
#define GLB_CGEN_PSRAMB_AUPLL_DIV1_LEN    (1U)
#define GLB_CGEN_PSRAMB_AUPLL_DIV1_MSK    (((1U << GLB_CGEN_PSRAMB_AUPLL_DIV1_LEN) - 1) << GLB_CGEN_PSRAMB_AUPLL_DIV1_POS)
#define GLB_CGEN_PSRAMB_AUPLL_DIV1_UMSK   (~(((1U << GLB_CGEN_PSRAMB_AUPLL_DIV1_LEN) - 1) << GLB_CGEN_PSRAMB_AUPLL_DIV1_POS))
#define GLB_CGEN_TOP_WIFIPLL_240M         GLB_CGEN_TOP_WIFIPLL_240M
#define GLB_CGEN_TOP_WIFIPLL_240M_POS     (13U)
#define GLB_CGEN_TOP_WIFIPLL_240M_LEN     (1U)
#define GLB_CGEN_TOP_WIFIPLL_240M_MSK     (((1U << GLB_CGEN_TOP_WIFIPLL_240M_LEN) - 1) << GLB_CGEN_TOP_WIFIPLL_240M_POS)
#define GLB_CGEN_TOP_WIFIPLL_240M_UMSK    (~(((1U << GLB_CGEN_TOP_WIFIPLL_240M_LEN) - 1) << GLB_CGEN_TOP_WIFIPLL_240M_POS))
#define GLB_CGEN_TOP_WIFIPLL_320M         GLB_CGEN_TOP_WIFIPLL_320M
#define GLB_CGEN_TOP_WIFIPLL_320M_POS     (14U)
#define GLB_CGEN_TOP_WIFIPLL_320M_LEN     (1U)
#define GLB_CGEN_TOP_WIFIPLL_320M_MSK     (((1U << GLB_CGEN_TOP_WIFIPLL_320M_LEN) - 1) << GLB_CGEN_TOP_WIFIPLL_320M_POS)
#define GLB_CGEN_TOP_WIFIPLL_320M_UMSK    (~(((1U << GLB_CGEN_TOP_WIFIPLL_320M_LEN) - 1) << GLB_CGEN_TOP_WIFIPLL_320M_POS))
#define GLB_CGEN_TOP_AUPLL_DIV2           GLB_CGEN_TOP_AUPLL_DIV2
#define GLB_CGEN_TOP_AUPLL_DIV2_POS       (15U)
#define GLB_CGEN_TOP_AUPLL_DIV2_LEN       (1U)
#define GLB_CGEN_TOP_AUPLL_DIV2_MSK       (((1U << GLB_CGEN_TOP_AUPLL_DIV2_LEN) - 1) << GLB_CGEN_TOP_AUPLL_DIV2_POS)
#define GLB_CGEN_TOP_AUPLL_DIV2_UMSK      (~(((1U << GLB_CGEN_TOP_AUPLL_DIV2_LEN) - 1) << GLB_CGEN_TOP_AUPLL_DIV2_POS))
#define GLB_CGEN_TOP_AUPLL_DIV1           GLB_CGEN_TOP_AUPLL_DIV1
#define GLB_CGEN_TOP_AUPLL_DIV1_POS       (16U)
#define GLB_CGEN_TOP_AUPLL_DIV1_LEN       (1U)
#define GLB_CGEN_TOP_AUPLL_DIV1_MSK       (((1U << GLB_CGEN_TOP_AUPLL_DIV1_LEN) - 1) << GLB_CGEN_TOP_AUPLL_DIV1_POS)
#define GLB_CGEN_TOP_AUPLL_DIV1_UMSK      (~(((1U << GLB_CGEN_TOP_AUPLL_DIV1_LEN) - 1) << GLB_CGEN_TOP_AUPLL_DIV1_POS))

/* 0x5C0 : hw_rsv0 */
#define GLB_HW_RSV0_OFFSET (0x5C0)

/* 0x5C4 : hw_rsv1 */
#define GLB_HW_RSV1_OFFSET (0x5C4)

/* 0x5C8 : hw_rsv2 */
#define GLB_HW_RSV2_OFFSET (0x5C8)

/* 0x5CC : hw_rsv3 */
#define GLB_HW_RSV3_OFFSET (0x5CC)

/* 0x600 : reg_sram_ret */
#define GLB_SRAM_CFG0_OFFSET      (0x600)
#define GLB_CR_MCU_CACHE_RET      GLB_CR_MCU_CACHE_RET
#define GLB_CR_MCU_CACHE_RET_POS  (0U)
#define GLB_CR_MCU_CACHE_RET_LEN  (2U)
#define GLB_CR_MCU_CACHE_RET_MSK  (((1U << GLB_CR_MCU_CACHE_RET_LEN) - 1) << GLB_CR_MCU_CACHE_RET_POS)
#define GLB_CR_MCU_CACHE_RET_UMSK (~(((1U << GLB_CR_MCU_CACHE_RET_LEN) - 1) << GLB_CR_MCU_CACHE_RET_POS))
#define GLB_CR_MCU_HSRAM_RET      GLB_CR_MCU_HSRAM_RET
#define GLB_CR_MCU_HSRAM_RET_POS  (2U)
#define GLB_CR_MCU_HSRAM_RET_LEN  (4U)
#define GLB_CR_MCU_HSRAM_RET_MSK  (((1U << GLB_CR_MCU_HSRAM_RET_LEN) - 1) << GLB_CR_MCU_HSRAM_RET_POS)
#define GLB_CR_MCU_HSRAM_RET_UMSK (~(((1U << GLB_CR_MCU_HSRAM_RET_LEN) - 1) << GLB_CR_MCU_HSRAM_RET_POS))
#define GLB_CR_WB_RAM_RET         GLB_CR_WB_RAM_RET
#define GLB_CR_WB_RAM_RET_POS     (8U)
#define GLB_CR_WB_RAM_RET_LEN     (1U)
#define GLB_CR_WB_RAM_RET_MSK     (((1U << GLB_CR_WB_RAM_RET_LEN) - 1) << GLB_CR_WB_RAM_RET_POS)
#define GLB_CR_WB_RAM_RET_UMSK    (~(((1U << GLB_CR_WB_RAM_RET_LEN) - 1) << GLB_CR_WB_RAM_RET_POS))
#define GLB_CR_MISC_RAM_RET       GLB_CR_MISC_RAM_RET
#define GLB_CR_MISC_RAM_RET_POS   (9U)
#define GLB_CR_MISC_RAM_RET_LEN   (2U)
#define GLB_CR_MISC_RAM_RET_MSK   (((1U << GLB_CR_MISC_RAM_RET_LEN) - 1) << GLB_CR_MISC_RAM_RET_POS)
#define GLB_CR_MISC_RAM_RET_UMSK  (~(((1U << GLB_CR_MISC_RAM_RET_LEN) - 1) << GLB_CR_MISC_RAM_RET_POS))

/* 0x604 : reg_sram_slp */
#define GLB_SRAM_CFG1_OFFSET      (0x604)
#define GLB_CR_MCU_CACHE_SLP      GLB_CR_MCU_CACHE_SLP
#define GLB_CR_MCU_CACHE_SLP_POS  (0U)
#define GLB_CR_MCU_CACHE_SLP_LEN  (2U)
#define GLB_CR_MCU_CACHE_SLP_MSK  (((1U << GLB_CR_MCU_CACHE_SLP_LEN) - 1) << GLB_CR_MCU_CACHE_SLP_POS)
#define GLB_CR_MCU_CACHE_SLP_UMSK (~(((1U << GLB_CR_MCU_CACHE_SLP_LEN) - 1) << GLB_CR_MCU_CACHE_SLP_POS))
#define GLB_CR_MCU_HSRAM_SLP      GLB_CR_MCU_HSRAM_SLP
#define GLB_CR_MCU_HSRAM_SLP_POS  (2U)
#define GLB_CR_MCU_HSRAM_SLP_LEN  (4U)
#define GLB_CR_MCU_HSRAM_SLP_MSK  (((1U << GLB_CR_MCU_HSRAM_SLP_LEN) - 1) << GLB_CR_MCU_HSRAM_SLP_POS)
#define GLB_CR_MCU_HSRAM_SLP_UMSK (~(((1U << GLB_CR_MCU_HSRAM_SLP_LEN) - 1) << GLB_CR_MCU_HSRAM_SLP_POS))
#define GLB_CR_MCU_ROM_SLP        GLB_CR_MCU_ROM_SLP
#define GLB_CR_MCU_ROM_SLP_POS    (6U)
#define GLB_CR_MCU_ROM_SLP_LEN    (2U)
#define GLB_CR_MCU_ROM_SLP_MSK    (((1U << GLB_CR_MCU_ROM_SLP_LEN) - 1) << GLB_CR_MCU_ROM_SLP_POS)
#define GLB_CR_MCU_ROM_SLP_UMSK   (~(((1U << GLB_CR_MCU_ROM_SLP_LEN) - 1) << GLB_CR_MCU_ROM_SLP_POS))
#define GLB_CR_WB_RAM_SLP         GLB_CR_WB_RAM_SLP
#define GLB_CR_WB_RAM_SLP_POS     (8U)
#define GLB_CR_WB_RAM_SLP_LEN     (1U)
#define GLB_CR_WB_RAM_SLP_MSK     (((1U << GLB_CR_WB_RAM_SLP_LEN) - 1) << GLB_CR_WB_RAM_SLP_POS)
#define GLB_CR_WB_RAM_SLP_UMSK    (~(((1U << GLB_CR_WB_RAM_SLP_LEN) - 1) << GLB_CR_WB_RAM_SLP_POS))
#define GLB_CR_MISC_RAM_SLP       GLB_CR_MISC_RAM_SLP
#define GLB_CR_MISC_RAM_SLP_POS   (9U)
#define GLB_CR_MISC_RAM_SLP_LEN   (2U)
#define GLB_CR_MISC_RAM_SLP_MSK   (((1U << GLB_CR_MISC_RAM_SLP_LEN) - 1) << GLB_CR_MISC_RAM_SLP_POS)
#define GLB_CR_MISC_RAM_SLP_UMSK  (~(((1U << GLB_CR_MISC_RAM_SLP_LEN) - 1) << GLB_CR_MISC_RAM_SLP_POS))

/* 0x608 : reg_sram_parm */
#define GLB_SRAM_CFG2_OFFSET       (0x608)
#define GLB_CR_MCU_CACHE_DVSE      GLB_CR_MCU_CACHE_DVSE
#define GLB_CR_MCU_CACHE_DVSE_POS  (0U)
#define GLB_CR_MCU_CACHE_DVSE_LEN  (1U)
#define GLB_CR_MCU_CACHE_DVSE_MSK  (((1U << GLB_CR_MCU_CACHE_DVSE_LEN) - 1) << GLB_CR_MCU_CACHE_DVSE_POS)
#define GLB_CR_MCU_CACHE_DVSE_UMSK (~(((1U << GLB_CR_MCU_CACHE_DVSE_LEN) - 1) << GLB_CR_MCU_CACHE_DVSE_POS))
#define GLB_CR_MCU_HSRAM_DVSE      GLB_CR_MCU_HSRAM_DVSE
#define GLB_CR_MCU_HSRAM_DVSE_POS  (1U)
#define GLB_CR_MCU_HSRAM_DVSE_LEN  (1U)
#define GLB_CR_MCU_HSRAM_DVSE_MSK  (((1U << GLB_CR_MCU_HSRAM_DVSE_LEN) - 1) << GLB_CR_MCU_HSRAM_DVSE_POS)
#define GLB_CR_MCU_HSRAM_DVSE_UMSK (~(((1U << GLB_CR_MCU_HSRAM_DVSE_LEN) - 1) << GLB_CR_MCU_HSRAM_DVSE_POS))
#define GLB_CR_MCU_ROM_DVSE        GLB_CR_MCU_ROM_DVSE
#define GLB_CR_MCU_ROM_DVSE_POS    (2U)
#define GLB_CR_MCU_ROM_DVSE_LEN    (1U)
#define GLB_CR_MCU_ROM_DVSE_MSK    (((1U << GLB_CR_MCU_ROM_DVSE_LEN) - 1) << GLB_CR_MCU_ROM_DVSE_POS)
#define GLB_CR_MCU_ROM_DVSE_UMSK   (~(((1U << GLB_CR_MCU_ROM_DVSE_LEN) - 1) << GLB_CR_MCU_ROM_DVSE_POS))
#define GLB_CR_WB_RAM_DVSE         GLB_CR_WB_RAM_DVSE
#define GLB_CR_WB_RAM_DVSE_POS     (3U)
#define GLB_CR_WB_RAM_DVSE_LEN     (1U)
#define GLB_CR_WB_RAM_DVSE_MSK     (((1U << GLB_CR_WB_RAM_DVSE_LEN) - 1) << GLB_CR_WB_RAM_DVSE_POS)
#define GLB_CR_WB_RAM_DVSE_UMSK    (~(((1U << GLB_CR_WB_RAM_DVSE_LEN) - 1) << GLB_CR_WB_RAM_DVSE_POS))
#define GLB_CR_MISC_RAM_DVSE       GLB_CR_MISC_RAM_DVSE
#define GLB_CR_MISC_RAM_DVSE_POS   (4U)
#define GLB_CR_MISC_RAM_DVSE_LEN   (1U)
#define GLB_CR_MISC_RAM_DVSE_MSK   (((1U << GLB_CR_MISC_RAM_DVSE_LEN) - 1) << GLB_CR_MISC_RAM_DVSE_POS)
#define GLB_CR_MISC_RAM_DVSE_UMSK  (~(((1U << GLB_CR_MISC_RAM_DVSE_LEN) - 1) << GLB_CR_MISC_RAM_DVSE_POS))
#define GLB_CR_OCRAM_DVSE          GLB_CR_OCRAM_DVSE
#define GLB_CR_OCRAM_DVSE_POS      (5U)
#define GLB_CR_OCRAM_DVSE_LEN      (1U)
#define GLB_CR_OCRAM_DVSE_MSK      (((1U << GLB_CR_OCRAM_DVSE_LEN) - 1) << GLB_CR_OCRAM_DVSE_POS)
#define GLB_CR_OCRAM_DVSE_UMSK     (~(((1U << GLB_CR_OCRAM_DVSE_LEN) - 1) << GLB_CR_OCRAM_DVSE_POS))
#define GLB_CR_WRAM_DVSE           GLB_CR_WRAM_DVSE
#define GLB_CR_WRAM_DVSE_POS       (6U)
#define GLB_CR_WRAM_DVSE_LEN       (1U)
#define GLB_CR_WRAM_DVSE_MSK       (((1U << GLB_CR_WRAM_DVSE_LEN) - 1) << GLB_CR_WRAM_DVSE_POS)
#define GLB_CR_WRAM_DVSE_UMSK      (~(((1U << GLB_CR_WRAM_DVSE_LEN) - 1) << GLB_CR_WRAM_DVSE_POS))
#define GLB_CR_MCU_CACHE_NAP       GLB_CR_MCU_CACHE_NAP
#define GLB_CR_MCU_CACHE_NAP_POS   (8U)
#define GLB_CR_MCU_CACHE_NAP_LEN   (1U)
#define GLB_CR_MCU_CACHE_NAP_MSK   (((1U << GLB_CR_MCU_CACHE_NAP_LEN) - 1) << GLB_CR_MCU_CACHE_NAP_POS)
#define GLB_CR_MCU_CACHE_NAP_UMSK  (~(((1U << GLB_CR_MCU_CACHE_NAP_LEN) - 1) << GLB_CR_MCU_CACHE_NAP_POS))
#define GLB_CR_MCU_HSRAM_NAP       GLB_CR_MCU_HSRAM_NAP
#define GLB_CR_MCU_HSRAM_NAP_POS   (9U)
#define GLB_CR_MCU_HSRAM_NAP_LEN   (1U)
#define GLB_CR_MCU_HSRAM_NAP_MSK   (((1U << GLB_CR_MCU_HSRAM_NAP_LEN) - 1) << GLB_CR_MCU_HSRAM_NAP_POS)
#define GLB_CR_MCU_HSRAM_NAP_UMSK  (~(((1U << GLB_CR_MCU_HSRAM_NAP_LEN) - 1) << GLB_CR_MCU_HSRAM_NAP_POS))
#define GLB_CR_WB_RAM_NAP          GLB_CR_WB_RAM_NAP
#define GLB_CR_WB_RAM_NAP_POS      (11U)
#define GLB_CR_WB_RAM_NAP_LEN      (1U)
#define GLB_CR_WB_RAM_NAP_MSK      (((1U << GLB_CR_WB_RAM_NAP_LEN) - 1) << GLB_CR_WB_RAM_NAP_POS)
#define GLB_CR_WB_RAM_NAP_UMSK     (~(((1U << GLB_CR_WB_RAM_NAP_LEN) - 1) << GLB_CR_WB_RAM_NAP_POS))
#define GLB_CR_MISC_RAM_NAP        GLB_CR_MISC_RAM_NAP
#define GLB_CR_MISC_RAM_NAP_POS    (12U)
#define GLB_CR_MISC_RAM_NAP_LEN    (1U)
#define GLB_CR_MISC_RAM_NAP_MSK    (((1U << GLB_CR_MISC_RAM_NAP_LEN) - 1) << GLB_CR_MISC_RAM_NAP_POS)
#define GLB_CR_MISC_RAM_NAP_UMSK   (~(((1U << GLB_CR_MISC_RAM_NAP_LEN) - 1) << GLB_CR_MISC_RAM_NAP_POS))
#define GLB_CR_OCRAM_NAP           GLB_CR_OCRAM_NAP
#define GLB_CR_OCRAM_NAP_POS       (13U)
#define GLB_CR_OCRAM_NAP_LEN       (1U)
#define GLB_CR_OCRAM_NAP_MSK       (((1U << GLB_CR_OCRAM_NAP_LEN) - 1) << GLB_CR_OCRAM_NAP_POS)
#define GLB_CR_OCRAM_NAP_UMSK      (~(((1U << GLB_CR_OCRAM_NAP_LEN) - 1) << GLB_CR_OCRAM_NAP_POS))
#define GLB_CR_WRAM_NAP            GLB_CR_WRAM_NAP
#define GLB_CR_WRAM_NAP_POS        (14U)
#define GLB_CR_WRAM_NAP_LEN        (1U)
#define GLB_CR_WRAM_NAP_MSK        (((1U << GLB_CR_WRAM_NAP_LEN) - 1) << GLB_CR_WRAM_NAP_POS)
#define GLB_CR_WRAM_NAP_UMSK       (~(((1U << GLB_CR_WRAM_NAP_LEN) - 1) << GLB_CR_WRAM_NAP_POS))

/* 0x60C : sram_cfg3 */
#define GLB_SRAM_CFG3_OFFSET (0x60C)
#define GLB_EM_SEL           GLB_EM_SEL
#define GLB_EM_SEL_POS       (0U)
#define GLB_EM_SEL_LEN       (4U)
#define GLB_EM_SEL_MSK       (((1U << GLB_EM_SEL_LEN) - 1) << GLB_EM_SEL_POS)
#define GLB_EM_SEL_UMSK      (~(((1U << GLB_EM_SEL_LEN) - 1) << GLB_EM_SEL_POS))

/* 0x610 : reg_sram_parm2 */
#define GLB_SRAM_CFG4_OFFSET      (0x610)
#define GLB_CR_MCU_CACHE_DVS      GLB_CR_MCU_CACHE_DVS
#define GLB_CR_MCU_CACHE_DVS_POS  (0U)
#define GLB_CR_MCU_CACHE_DVS_LEN  (4U)
#define GLB_CR_MCU_CACHE_DVS_MSK  (((1U << GLB_CR_MCU_CACHE_DVS_LEN) - 1) << GLB_CR_MCU_CACHE_DVS_POS)
#define GLB_CR_MCU_CACHE_DVS_UMSK (~(((1U << GLB_CR_MCU_CACHE_DVS_LEN) - 1) << GLB_CR_MCU_CACHE_DVS_POS))
#define GLB_CR_MCU_HSRAM_DVS      GLB_CR_MCU_HSRAM_DVS
#define GLB_CR_MCU_HSRAM_DVS_POS  (4U)
#define GLB_CR_MCU_HSRAM_DVS_LEN  (4U)
#define GLB_CR_MCU_HSRAM_DVS_MSK  (((1U << GLB_CR_MCU_HSRAM_DVS_LEN) - 1) << GLB_CR_MCU_HSRAM_DVS_POS)
#define GLB_CR_MCU_HSRAM_DVS_UMSK (~(((1U << GLB_CR_MCU_HSRAM_DVS_LEN) - 1) << GLB_CR_MCU_HSRAM_DVS_POS))
#define GLB_CR_MCU_ROM_DVS        GLB_CR_MCU_ROM_DVS
#define GLB_CR_MCU_ROM_DVS_POS    (8U)
#define GLB_CR_MCU_ROM_DVS_LEN    (4U)
#define GLB_CR_MCU_ROM_DVS_MSK    (((1U << GLB_CR_MCU_ROM_DVS_LEN) - 1) << GLB_CR_MCU_ROM_DVS_POS)
#define GLB_CR_MCU_ROM_DVS_UMSK   (~(((1U << GLB_CR_MCU_ROM_DVS_LEN) - 1) << GLB_CR_MCU_ROM_DVS_POS))
#define GLB_CR_WB_RAM_DVS         GLB_CR_WB_RAM_DVS
#define GLB_CR_WB_RAM_DVS_POS     (12U)
#define GLB_CR_WB_RAM_DVS_LEN     (4U)
#define GLB_CR_WB_RAM_DVS_MSK     (((1U << GLB_CR_WB_RAM_DVS_LEN) - 1) << GLB_CR_WB_RAM_DVS_POS)
#define GLB_CR_WB_RAM_DVS_UMSK    (~(((1U << GLB_CR_WB_RAM_DVS_LEN) - 1) << GLB_CR_WB_RAM_DVS_POS))
#define GLB_CR_MISC_RAM_DVS       GLB_CR_MISC_RAM_DVS
#define GLB_CR_MISC_RAM_DVS_POS   (16U)
#define GLB_CR_MISC_RAM_DVS_LEN   (4U)
#define GLB_CR_MISC_RAM_DVS_MSK   (((1U << GLB_CR_MISC_RAM_DVS_LEN) - 1) << GLB_CR_MISC_RAM_DVS_POS)
#define GLB_CR_MISC_RAM_DVS_UMSK  (~(((1U << GLB_CR_MISC_RAM_DVS_LEN) - 1) << GLB_CR_MISC_RAM_DVS_POS))
#define GLB_CR_OCRAM_DVS          GLB_CR_OCRAM_DVS
#define GLB_CR_OCRAM_DVS_POS      (20U)
#define GLB_CR_OCRAM_DVS_LEN      (4U)
#define GLB_CR_OCRAM_DVS_MSK      (((1U << GLB_CR_OCRAM_DVS_LEN) - 1) << GLB_CR_OCRAM_DVS_POS)
#define GLB_CR_OCRAM_DVS_UMSK     (~(((1U << GLB_CR_OCRAM_DVS_LEN) - 1) << GLB_CR_OCRAM_DVS_POS))
#define GLB_CR_WRAM_DVS           GLB_CR_WRAM_DVS
#define GLB_CR_WRAM_DVS_POS       (24U)
#define GLB_CR_WRAM_DVS_LEN       (4U)
#define GLB_CR_WRAM_DVS_MSK       (((1U << GLB_CR_WRAM_DVS_LEN) - 1) << GLB_CR_WRAM_DVS_POS)
#define GLB_CR_WRAM_DVS_UMSK      (~(((1U << GLB_CR_WRAM_DVS_LEN) - 1) << GLB_CR_WRAM_DVS_POS))

/* 0x620 : psram_cfg0 */
#define GLB_PSRAM_CFG0_OFFSET       (0x620)
#define GLB_REG_PSRAMB_CLK_EN       GLB_REG_PSRAMB_CLK_EN
#define GLB_REG_PSRAMB_CLK_EN_POS   (27U)
#define GLB_REG_PSRAMB_CLK_EN_LEN   (1U)
#define GLB_REG_PSRAMB_CLK_EN_MSK   (((1U << GLB_REG_PSRAMB_CLK_EN_LEN) - 1) << GLB_REG_PSRAMB_CLK_EN_POS)
#define GLB_REG_PSRAMB_CLK_EN_UMSK  (~(((1U << GLB_REG_PSRAMB_CLK_EN_LEN) - 1) << GLB_REG_PSRAMB_CLK_EN_POS))
#define GLB_REG_PSRAMB_CLK_SEL      GLB_REG_PSRAMB_CLK_SEL
#define GLB_REG_PSRAMB_CLK_SEL_POS  (28U)
#define GLB_REG_PSRAMB_CLK_SEL_LEN  (1U)
#define GLB_REG_PSRAMB_CLK_SEL_MSK  (((1U << GLB_REG_PSRAMB_CLK_SEL_LEN) - 1) << GLB_REG_PSRAMB_CLK_SEL_POS)
#define GLB_REG_PSRAMB_CLK_SEL_UMSK (~(((1U << GLB_REG_PSRAMB_CLK_SEL_LEN) - 1) << GLB_REG_PSRAMB_CLK_SEL_POS))
#define GLB_REG_PSRAMB_CLK_DIV      GLB_REG_PSRAMB_CLK_DIV
#define GLB_REG_PSRAMB_CLK_DIV_POS  (30U)
#define GLB_REG_PSRAMB_CLK_DIV_LEN  (2U)
#define GLB_REG_PSRAMB_CLK_DIV_MSK  (((1U << GLB_REG_PSRAMB_CLK_DIV_LEN) - 1) << GLB_REG_PSRAMB_CLK_DIV_POS)
#define GLB_REG_PSRAMB_CLK_DIV_UMSK (~(((1U << GLB_REG_PSRAMB_CLK_DIV_LEN) - 1) << GLB_REG_PSRAMB_CLK_DIV_POS))

/* 0x6F0 : proc_mon */
#define GLB_PROC_MON_OFFSET          (0x6F0)
#define GLB_PU_PROC_MON              GLB_PU_PROC_MON
#define GLB_PU_PROC_MON_POS          (0U)
#define GLB_PU_PROC_MON_LEN          (1U)
#define GLB_PU_PROC_MON_MSK          (((1U << GLB_PU_PROC_MON_LEN) - 1) << GLB_PU_PROC_MON_POS)
#define GLB_PU_PROC_MON_UMSK         (~(((1U << GLB_PU_PROC_MON_LEN) - 1) << GLB_PU_PROC_MON_POS))
#define GLB_OSC_EN_RVT               GLB_OSC_EN_RVT
#define GLB_OSC_EN_RVT_POS           (1U)
#define GLB_OSC_EN_RVT_LEN           (1U)
#define GLB_OSC_EN_RVT_MSK           (((1U << GLB_OSC_EN_RVT_LEN) - 1) << GLB_OSC_EN_RVT_POS)
#define GLB_OSC_EN_RVT_UMSK          (~(((1U << GLB_OSC_EN_RVT_LEN) - 1) << GLB_OSC_EN_RVT_POS))
#define GLB_OSC_EN_LVT               GLB_OSC_EN_LVT
#define GLB_OSC_EN_LVT_POS           (2U)
#define GLB_OSC_EN_LVT_LEN           (1U)
#define GLB_OSC_EN_LVT_MSK           (((1U << GLB_OSC_EN_LVT_LEN) - 1) << GLB_OSC_EN_LVT_POS)
#define GLB_OSC_EN_LVT_UMSK          (~(((1U << GLB_OSC_EN_LVT_LEN) - 1) << GLB_OSC_EN_LVT_POS))
#define GLB_OSC_SEL                  GLB_OSC_SEL
#define GLB_OSC_SEL_POS              (3U)
#define GLB_OSC_SEL_LEN              (1U)
#define GLB_OSC_SEL_MSK              (((1U << GLB_OSC_SEL_LEN) - 1) << GLB_OSC_SEL_POS)
#define GLB_OSC_SEL_UMSK             (~(((1U << GLB_OSC_SEL_LEN) - 1) << GLB_OSC_SEL_POS))
#define GLB_RSTN_RINGCOUNT           GLB_RSTN_RINGCOUNT
#define GLB_RSTN_RINGCOUNT_POS       (4U)
#define GLB_RSTN_RINGCOUNT_LEN       (1U)
#define GLB_RSTN_RINGCOUNT_MSK       (((1U << GLB_RSTN_RINGCOUNT_LEN) - 1) << GLB_RSTN_RINGCOUNT_POS)
#define GLB_RSTN_RINGCOUNT_UMSK      (~(((1U << GLB_RSTN_RINGCOUNT_LEN) - 1) << GLB_RSTN_RINGCOUNT_POS))
#define GLB_RSTN_REFCOUNT            GLB_RSTN_REFCOUNT
#define GLB_RSTN_REFCOUNT_POS        (5U)
#define GLB_RSTN_REFCOUNT_LEN        (1U)
#define GLB_RSTN_REFCOUNT_MSK        (((1U << GLB_RSTN_REFCOUNT_LEN) - 1) << GLB_RSTN_REFCOUNT_POS)
#define GLB_RSTN_REFCOUNT_UMSK       (~(((1U << GLB_RSTN_REFCOUNT_LEN) - 1) << GLB_RSTN_REFCOUNT_POS))
#define GLB_REFCOUNT_DIV_ONEHOT      GLB_REFCOUNT_DIV_ONEHOT
#define GLB_REFCOUNT_DIV_ONEHOT_POS  (8U)
#define GLB_REFCOUNT_DIV_ONEHOT_LEN  (4U)
#define GLB_REFCOUNT_DIV_ONEHOT_MSK  (((1U << GLB_REFCOUNT_DIV_ONEHOT_LEN) - 1) << GLB_REFCOUNT_DIV_ONEHOT_POS)
#define GLB_REFCOUNT_DIV_ONEHOT_UMSK (~(((1U << GLB_REFCOUNT_DIV_ONEHOT_LEN) - 1) << GLB_REFCOUNT_DIV_ONEHOT_POS))
#define GLB_RING_FREQ                GLB_RING_FREQ
#define GLB_RING_FREQ_POS            (12U)
#define GLB_RING_FREQ_LEN            (16U)
#define GLB_RING_FREQ_MSK            (((1U << GLB_RING_FREQ_LEN) - 1) << GLB_RING_FREQ_POS)
#define GLB_RING_FREQ_UMSK           (~(((1U << GLB_RING_FREQ_LEN) - 1) << GLB_RING_FREQ_POS))
#define GLB_RING_FREQ_RDY            GLB_RING_FREQ_RDY
#define GLB_RING_FREQ_RDY_POS        (28U)
#define GLB_RING_FREQ_RDY_LEN        (1U)
#define GLB_RING_FREQ_RDY_MSK        (((1U << GLB_RING_FREQ_RDY_LEN) - 1) << GLB_RING_FREQ_RDY_POS)
#define GLB_RING_FREQ_RDY_UMSK       (~(((1U << GLB_RING_FREQ_RDY_LEN) - 1) << GLB_RING_FREQ_RDY_POS))

/* 0x700 : dll_cfg0 */
#define GLB_DLL_CFG0_OFFSET (0x700)

/* 0x810 : wifi_pll_cfg0 */
#define GLB_WIFI_PLL_CFG0_OFFSET      (0x810)
#define GLB_WIFIPLL_SDM_RSTB          GLB_WIFIPLL_SDM_RSTB
#define GLB_WIFIPLL_SDM_RSTB_POS      (0U)
#define GLB_WIFIPLL_SDM_RSTB_LEN      (1U)
#define GLB_WIFIPLL_SDM_RSTB_MSK      (((1U << GLB_WIFIPLL_SDM_RSTB_LEN) - 1) << GLB_WIFIPLL_SDM_RSTB_POS)
#define GLB_WIFIPLL_SDM_RSTB_UMSK     (~(((1U << GLB_WIFIPLL_SDM_RSTB_LEN) - 1) << GLB_WIFIPLL_SDM_RSTB_POS))
#define GLB_WIFIPLL_POSTDIV_RSTB      GLB_WIFIPLL_POSTDIV_RSTB
#define GLB_WIFIPLL_POSTDIV_RSTB_POS  (1U)
#define GLB_WIFIPLL_POSTDIV_RSTB_LEN  (1U)
#define GLB_WIFIPLL_POSTDIV_RSTB_MSK  (((1U << GLB_WIFIPLL_POSTDIV_RSTB_LEN) - 1) << GLB_WIFIPLL_POSTDIV_RSTB_POS)
#define GLB_WIFIPLL_POSTDIV_RSTB_UMSK (~(((1U << GLB_WIFIPLL_POSTDIV_RSTB_LEN) - 1) << GLB_WIFIPLL_POSTDIV_RSTB_POS))
#define GLB_WIFIPLL_FBDV_RSTB         GLB_WIFIPLL_FBDV_RSTB
#define GLB_WIFIPLL_FBDV_RSTB_POS     (2U)
#define GLB_WIFIPLL_FBDV_RSTB_LEN     (1U)
#define GLB_WIFIPLL_FBDV_RSTB_MSK     (((1U << GLB_WIFIPLL_FBDV_RSTB_LEN) - 1) << GLB_WIFIPLL_FBDV_RSTB_POS)
#define GLB_WIFIPLL_FBDV_RSTB_UMSK    (~(((1U << GLB_WIFIPLL_FBDV_RSTB_LEN) - 1) << GLB_WIFIPLL_FBDV_RSTB_POS))
#define GLB_WIFIPLL_REFDIV_RSTB       GLB_WIFIPLL_REFDIV_RSTB
#define GLB_WIFIPLL_REFDIV_RSTB_POS   (3U)
#define GLB_WIFIPLL_REFDIV_RSTB_LEN   (1U)
#define GLB_WIFIPLL_REFDIV_RSTB_MSK   (((1U << GLB_WIFIPLL_REFDIV_RSTB_LEN) - 1) << GLB_WIFIPLL_REFDIV_RSTB_POS)
#define GLB_WIFIPLL_REFDIV_RSTB_UMSK  (~(((1U << GLB_WIFIPLL_REFDIV_RSTB_LEN) - 1) << GLB_WIFIPLL_REFDIV_RSTB_POS))
#define GLB_PU_WIFIPLL_CLKTREE        GLB_PU_WIFIPLL_CLKTREE
#define GLB_PU_WIFIPLL_CLKTREE_POS    (4U)
#define GLB_PU_WIFIPLL_CLKTREE_LEN    (1U)
#define GLB_PU_WIFIPLL_CLKTREE_MSK    (((1U << GLB_PU_WIFIPLL_CLKTREE_LEN) - 1) << GLB_PU_WIFIPLL_CLKTREE_POS)
#define GLB_PU_WIFIPLL_CLKTREE_UMSK   (~(((1U << GLB_PU_WIFIPLL_CLKTREE_LEN) - 1) << GLB_PU_WIFIPLL_CLKTREE_POS))
#define GLB_PU_WIFIPLL_POSTDIV        GLB_PU_WIFIPLL_POSTDIV
#define GLB_PU_WIFIPLL_POSTDIV_POS    (5U)
#define GLB_PU_WIFIPLL_POSTDIV_LEN    (1U)
#define GLB_PU_WIFIPLL_POSTDIV_MSK    (((1U << GLB_PU_WIFIPLL_POSTDIV_LEN) - 1) << GLB_PU_WIFIPLL_POSTDIV_POS)
#define GLB_PU_WIFIPLL_POSTDIV_UMSK   (~(((1U << GLB_PU_WIFIPLL_POSTDIV_LEN) - 1) << GLB_PU_WIFIPLL_POSTDIV_POS))
#define GLB_PU_WIFIPLL_FBDV           GLB_PU_WIFIPLL_FBDV
#define GLB_PU_WIFIPLL_FBDV_POS       (6U)
#define GLB_PU_WIFIPLL_FBDV_LEN       (1U)
#define GLB_PU_WIFIPLL_FBDV_MSK       (((1U << GLB_PU_WIFIPLL_FBDV_LEN) - 1) << GLB_PU_WIFIPLL_FBDV_POS)
#define GLB_PU_WIFIPLL_FBDV_UMSK      (~(((1U << GLB_PU_WIFIPLL_FBDV_LEN) - 1) << GLB_PU_WIFIPLL_FBDV_POS))
#define GLB_PU_WIFIPLL_CLAMP_OP       GLB_PU_WIFIPLL_CLAMP_OP
#define GLB_PU_WIFIPLL_CLAMP_OP_POS   (7U)
#define GLB_PU_WIFIPLL_CLAMP_OP_LEN   (1U)
#define GLB_PU_WIFIPLL_CLAMP_OP_MSK   (((1U << GLB_PU_WIFIPLL_CLAMP_OP_LEN) - 1) << GLB_PU_WIFIPLL_CLAMP_OP_POS)
#define GLB_PU_WIFIPLL_CLAMP_OP_UMSK  (~(((1U << GLB_PU_WIFIPLL_CLAMP_OP_LEN) - 1) << GLB_PU_WIFIPLL_CLAMP_OP_POS))
#define GLB_PU_WIFIPLL_PFD            GLB_PU_WIFIPLL_PFD
#define GLB_PU_WIFIPLL_PFD_POS        (8U)
#define GLB_PU_WIFIPLL_PFD_LEN        (1U)
#define GLB_PU_WIFIPLL_PFD_MSK        (((1U << GLB_PU_WIFIPLL_PFD_LEN) - 1) << GLB_PU_WIFIPLL_PFD_POS)
#define GLB_PU_WIFIPLL_PFD_UMSK       (~(((1U << GLB_PU_WIFIPLL_PFD_LEN) - 1) << GLB_PU_WIFIPLL_PFD_POS))
#define GLB_PU_WIFIPLL_CP             GLB_PU_WIFIPLL_CP
#define GLB_PU_WIFIPLL_CP_POS         (9U)
#define GLB_PU_WIFIPLL_CP_LEN         (1U)
#define GLB_PU_WIFIPLL_CP_MSK         (((1U << GLB_PU_WIFIPLL_CP_LEN) - 1) << GLB_PU_WIFIPLL_CP_POS)
#define GLB_PU_WIFIPLL_CP_UMSK        (~(((1U << GLB_PU_WIFIPLL_CP_LEN) - 1) << GLB_PU_WIFIPLL_CP_POS))
#define GLB_PU_WIFIPLL_SFREG          GLB_PU_WIFIPLL_SFREG
#define GLB_PU_WIFIPLL_SFREG_POS      (10U)
#define GLB_PU_WIFIPLL_SFREG_LEN      (1U)
#define GLB_PU_WIFIPLL_SFREG_MSK      (((1U << GLB_PU_WIFIPLL_SFREG_LEN) - 1) << GLB_PU_WIFIPLL_SFREG_POS)
#define GLB_PU_WIFIPLL_SFREG_UMSK     (~(((1U << GLB_PU_WIFIPLL_SFREG_LEN) - 1) << GLB_PU_WIFIPLL_SFREG_POS))
#define GLB_PU_WIFIPLL                GLB_PU_WIFIPLL
#define GLB_PU_WIFIPLL_POS            (11U)
#define GLB_PU_WIFIPLL_LEN            (1U)
#define GLB_PU_WIFIPLL_MSK            (((1U << GLB_PU_WIFIPLL_LEN) - 1) << GLB_PU_WIFIPLL_POS)
#define GLB_PU_WIFIPLL_UMSK           (~(((1U << GLB_PU_WIFIPLL_LEN) - 1) << GLB_PU_WIFIPLL_POS))

/* 0x814 : wifi_pll_cfg1 */
#define GLB_WIFI_PLL_CFG1_OFFSET      (0x814)
#define GLB_WIFIPLL_POSTDIV           GLB_WIFIPLL_POSTDIV
#define GLB_WIFIPLL_POSTDIV_POS       (0U)
#define GLB_WIFIPLL_POSTDIV_LEN       (7U)
#define GLB_WIFIPLL_POSTDIV_MSK       (((1U << GLB_WIFIPLL_POSTDIV_LEN) - 1) << GLB_WIFIPLL_POSTDIV_POS)
#define GLB_WIFIPLL_POSTDIV_UMSK      (~(((1U << GLB_WIFIPLL_POSTDIV_LEN) - 1) << GLB_WIFIPLL_POSTDIV_POS))
#define GLB_WIFIPLL_REFDIV_RATIO      GLB_WIFIPLL_REFDIV_RATIO
#define GLB_WIFIPLL_REFDIV_RATIO_POS  (8U)
#define GLB_WIFIPLL_REFDIV_RATIO_LEN  (4U)
#define GLB_WIFIPLL_REFDIV_RATIO_MSK  (((1U << GLB_WIFIPLL_REFDIV_RATIO_LEN) - 1) << GLB_WIFIPLL_REFDIV_RATIO_POS)
#define GLB_WIFIPLL_REFDIV_RATIO_UMSK (~(((1U << GLB_WIFIPLL_REFDIV_RATIO_LEN) - 1) << GLB_WIFIPLL_REFDIV_RATIO_POS))
#define GLB_WIFIPLL_REFCLK_SEL        GLB_WIFIPLL_REFCLK_SEL
#define GLB_WIFIPLL_REFCLK_SEL_POS    (16U)
#define GLB_WIFIPLL_REFCLK_SEL_LEN    (2U)
#define GLB_WIFIPLL_REFCLK_SEL_MSK    (((1U << GLB_WIFIPLL_REFCLK_SEL_LEN) - 1) << GLB_WIFIPLL_REFCLK_SEL_POS)
#define GLB_WIFIPLL_REFCLK_SEL_UMSK   (~(((1U << GLB_WIFIPLL_REFCLK_SEL_LEN) - 1) << GLB_WIFIPLL_REFCLK_SEL_POS))
#define GLB_WIFIPLL_VG11_SEL          GLB_WIFIPLL_VG11_SEL
#define GLB_WIFIPLL_VG11_SEL_POS      (20U)
#define GLB_WIFIPLL_VG11_SEL_LEN      (2U)
#define GLB_WIFIPLL_VG11_SEL_MSK      (((1U << GLB_WIFIPLL_VG11_SEL_LEN) - 1) << GLB_WIFIPLL_VG11_SEL_POS)
#define GLB_WIFIPLL_VG11_SEL_UMSK     (~(((1U << GLB_WIFIPLL_VG11_SEL_LEN) - 1) << GLB_WIFIPLL_VG11_SEL_POS))
#define GLB_WIFIPLL_VG13_SEL          GLB_WIFIPLL_VG13_SEL
#define GLB_WIFIPLL_VG13_SEL_POS      (24U)
#define GLB_WIFIPLL_VG13_SEL_LEN      (2U)
#define GLB_WIFIPLL_VG13_SEL_MSK      (((1U << GLB_WIFIPLL_VG13_SEL_LEN) - 1) << GLB_WIFIPLL_VG13_SEL_POS)
#define GLB_WIFIPLL_VG13_SEL_UMSK     (~(((1U << GLB_WIFIPLL_VG13_SEL_LEN) - 1) << GLB_WIFIPLL_VG13_SEL_POS))

/* 0x818 : wifi_pll_cfg2 */
#define GLB_WIFI_PLL_CFG2_OFFSET       (0x818)
#define GLB_WIFIPLL_SEL_CP_BIAS        GLB_WIFIPLL_SEL_CP_BIAS
#define GLB_WIFIPLL_SEL_CP_BIAS_POS    (0U)
#define GLB_WIFIPLL_SEL_CP_BIAS_LEN    (1U)
#define GLB_WIFIPLL_SEL_CP_BIAS_MSK    (((1U << GLB_WIFIPLL_SEL_CP_BIAS_LEN) - 1) << GLB_WIFIPLL_SEL_CP_BIAS_POS)
#define GLB_WIFIPLL_SEL_CP_BIAS_UMSK   (~(((1U << GLB_WIFIPLL_SEL_CP_BIAS_LEN) - 1) << GLB_WIFIPLL_SEL_CP_BIAS_POS))
#define GLB_WIFIPLL_ICP_5U             GLB_WIFIPLL_ICP_5U
#define GLB_WIFIPLL_ICP_5U_POS         (4U)
#define GLB_WIFIPLL_ICP_5U_LEN         (2U)
#define GLB_WIFIPLL_ICP_5U_MSK         (((1U << GLB_WIFIPLL_ICP_5U_LEN) - 1) << GLB_WIFIPLL_ICP_5U_POS)
#define GLB_WIFIPLL_ICP_5U_UMSK        (~(((1U << GLB_WIFIPLL_ICP_5U_LEN) - 1) << GLB_WIFIPLL_ICP_5U_POS))
#define GLB_WIFIPLL_ICP_1U             GLB_WIFIPLL_ICP_1U
#define GLB_WIFIPLL_ICP_1U_POS         (6U)
#define GLB_WIFIPLL_ICP_1U_LEN         (2U)
#define GLB_WIFIPLL_ICP_1U_MSK         (((1U << GLB_WIFIPLL_ICP_1U_LEN) - 1) << GLB_WIFIPLL_ICP_1U_POS)
#define GLB_WIFIPLL_ICP_1U_UMSK        (~(((1U << GLB_WIFIPLL_ICP_1U_LEN) - 1) << GLB_WIFIPLL_ICP_1U_POS))
#define GLB_WIFIPLL_INT_FRAC_SW        GLB_WIFIPLL_INT_FRAC_SW
#define GLB_WIFIPLL_INT_FRAC_SW_POS    (8U)
#define GLB_WIFIPLL_INT_FRAC_SW_LEN    (1U)
#define GLB_WIFIPLL_INT_FRAC_SW_MSK    (((1U << GLB_WIFIPLL_INT_FRAC_SW_LEN) - 1) << GLB_WIFIPLL_INT_FRAC_SW_POS)
#define GLB_WIFIPLL_INT_FRAC_SW_UMSK   (~(((1U << GLB_WIFIPLL_INT_FRAC_SW_LEN) - 1) << GLB_WIFIPLL_INT_FRAC_SW_POS))
#define GLB_WIFIPLL_CP_STARTUP_EN      GLB_WIFIPLL_CP_STARTUP_EN
#define GLB_WIFIPLL_CP_STARTUP_EN_POS  (9U)
#define GLB_WIFIPLL_CP_STARTUP_EN_LEN  (1U)
#define GLB_WIFIPLL_CP_STARTUP_EN_MSK  (((1U << GLB_WIFIPLL_CP_STARTUP_EN_LEN) - 1) << GLB_WIFIPLL_CP_STARTUP_EN_POS)
#define GLB_WIFIPLL_CP_STARTUP_EN_UMSK (~(((1U << GLB_WIFIPLL_CP_STARTUP_EN_LEN) - 1) << GLB_WIFIPLL_CP_STARTUP_EN_POS))
#define GLB_WIFIPLL_CP_OPAMP_EN        GLB_WIFIPLL_CP_OPAMP_EN
#define GLB_WIFIPLL_CP_OPAMP_EN_POS    (10U)
#define GLB_WIFIPLL_CP_OPAMP_EN_LEN    (1U)
#define GLB_WIFIPLL_CP_OPAMP_EN_MSK    (((1U << GLB_WIFIPLL_CP_OPAMP_EN_LEN) - 1) << GLB_WIFIPLL_CP_OPAMP_EN_POS)
#define GLB_WIFIPLL_CP_OPAMP_EN_UMSK   (~(((1U << GLB_WIFIPLL_CP_OPAMP_EN_LEN) - 1) << GLB_WIFIPLL_CP_OPAMP_EN_POS))

/* 0x81C : wifi_pll_cfg3 */
#define GLB_WIFI_PLL_CFG3_OFFSET  (0x81C)
#define GLB_WIFIPLL_C4_EN         GLB_WIFIPLL_C4_EN
#define GLB_WIFIPLL_C4_EN_POS     (0U)
#define GLB_WIFIPLL_C4_EN_LEN     (1U)
#define GLB_WIFIPLL_C4_EN_MSK     (((1U << GLB_WIFIPLL_C4_EN_LEN) - 1) << GLB_WIFIPLL_C4_EN_POS)
#define GLB_WIFIPLL_C4_EN_UMSK    (~(((1U << GLB_WIFIPLL_C4_EN_LEN) - 1) << GLB_WIFIPLL_C4_EN_POS))
#define GLB_WIFIPLL_R4            GLB_WIFIPLL_R4
#define GLB_WIFIPLL_R4_POS        (4U)
#define GLB_WIFIPLL_R4_LEN        (2U)
#define GLB_WIFIPLL_R4_MSK        (((1U << GLB_WIFIPLL_R4_LEN) - 1) << GLB_WIFIPLL_R4_POS)
#define GLB_WIFIPLL_R4_UMSK       (~(((1U << GLB_WIFIPLL_R4_LEN) - 1) << GLB_WIFIPLL_R4_POS))
#define GLB_WIFIPLL_R4_SHORT      GLB_WIFIPLL_R4_SHORT
#define GLB_WIFIPLL_R4_SHORT_POS  (8U)
#define GLB_WIFIPLL_R4_SHORT_LEN  (1U)
#define GLB_WIFIPLL_R4_SHORT_MSK  (((1U << GLB_WIFIPLL_R4_SHORT_LEN) - 1) << GLB_WIFIPLL_R4_SHORT_POS)
#define GLB_WIFIPLL_R4_SHORT_UMSK (~(((1U << GLB_WIFIPLL_R4_SHORT_LEN) - 1) << GLB_WIFIPLL_R4_SHORT_POS))
#define GLB_WIFIPLL_C3            GLB_WIFIPLL_C3
#define GLB_WIFIPLL_C3_POS        (12U)
#define GLB_WIFIPLL_C3_LEN        (2U)
#define GLB_WIFIPLL_C3_MSK        (((1U << GLB_WIFIPLL_C3_LEN) - 1) << GLB_WIFIPLL_C3_POS)
#define GLB_WIFIPLL_C3_UMSK       (~(((1U << GLB_WIFIPLL_C3_LEN) - 1) << GLB_WIFIPLL_C3_POS))
#define GLB_WIFIPLL_CZ            GLB_WIFIPLL_CZ
#define GLB_WIFIPLL_CZ_POS        (14U)
#define GLB_WIFIPLL_CZ_LEN        (2U)
#define GLB_WIFIPLL_CZ_MSK        (((1U << GLB_WIFIPLL_CZ_LEN) - 1) << GLB_WIFIPLL_CZ_POS)
#define GLB_WIFIPLL_CZ_UMSK       (~(((1U << GLB_WIFIPLL_CZ_LEN) - 1) << GLB_WIFIPLL_CZ_POS))
#define GLB_WIFIPLL_RZ            GLB_WIFIPLL_RZ
#define GLB_WIFIPLL_RZ_POS        (16U)
#define GLB_WIFIPLL_RZ_LEN        (3U)
#define GLB_WIFIPLL_RZ_MSK        (((1U << GLB_WIFIPLL_RZ_LEN) - 1) << GLB_WIFIPLL_RZ_POS)
#define GLB_WIFIPLL_RZ_UMSK       (~(((1U << GLB_WIFIPLL_RZ_LEN) - 1) << GLB_WIFIPLL_RZ_POS))

/* 0x820 : wifi_pll_cfg4 */
#define GLB_WIFI_PLL_CFG4_OFFSET        (0x820)
#define GLB_WIFIPLL_SEL_SAMPLE_CLK      GLB_WIFIPLL_SEL_SAMPLE_CLK
#define GLB_WIFIPLL_SEL_SAMPLE_CLK_POS  (0U)
#define GLB_WIFIPLL_SEL_SAMPLE_CLK_LEN  (2U)
#define GLB_WIFIPLL_SEL_SAMPLE_CLK_MSK  (((1U << GLB_WIFIPLL_SEL_SAMPLE_CLK_LEN) - 1) << GLB_WIFIPLL_SEL_SAMPLE_CLK_POS)
#define GLB_WIFIPLL_SEL_SAMPLE_CLK_UMSK (~(((1U << GLB_WIFIPLL_SEL_SAMPLE_CLK_LEN) - 1) << GLB_WIFIPLL_SEL_SAMPLE_CLK_POS))
#define GLB_WIFIPLL_SEL_FB_CLK          GLB_WIFIPLL_SEL_FB_CLK
#define GLB_WIFIPLL_SEL_FB_CLK_POS      (4U)
#define GLB_WIFIPLL_SEL_FB_CLK_LEN      (2U)
#define GLB_WIFIPLL_SEL_FB_CLK_MSK      (((1U << GLB_WIFIPLL_SEL_FB_CLK_LEN) - 1) << GLB_WIFIPLL_SEL_FB_CLK_POS)
#define GLB_WIFIPLL_SEL_FB_CLK_UMSK     (~(((1U << GLB_WIFIPLL_SEL_FB_CLK_LEN) - 1) << GLB_WIFIPLL_SEL_FB_CLK_POS))
#define GLB_WIFIPLL_SDMCLK_SEL          GLB_WIFIPLL_SDMCLK_SEL
#define GLB_WIFIPLL_SDMCLK_SEL_POS      (8U)
#define GLB_WIFIPLL_SDMCLK_SEL_LEN      (1U)
#define GLB_WIFIPLL_SDMCLK_SEL_MSK      (((1U << GLB_WIFIPLL_SDMCLK_SEL_LEN) - 1) << GLB_WIFIPLL_SDMCLK_SEL_POS)
#define GLB_WIFIPLL_SDMCLK_SEL_UMSK     (~(((1U << GLB_WIFIPLL_SDMCLK_SEL_LEN) - 1) << GLB_WIFIPLL_SDMCLK_SEL_POS))

/* 0x824 : wifi_pll_cfg5 */
#define GLB_WIFI_PLL_CFG5_OFFSET     (0x824)
#define GLB_WIFIPLL_VCO_SPEED        GLB_WIFIPLL_VCO_SPEED
#define GLB_WIFIPLL_VCO_SPEED_POS    (0U)
#define GLB_WIFIPLL_VCO_SPEED_LEN    (3U)
#define GLB_WIFIPLL_VCO_SPEED_MSK    (((1U << GLB_WIFIPLL_VCO_SPEED_LEN) - 1) << GLB_WIFIPLL_VCO_SPEED_POS)
#define GLB_WIFIPLL_VCO_SPEED_UMSK   (~(((1U << GLB_WIFIPLL_VCO_SPEED_LEN) - 1) << GLB_WIFIPLL_VCO_SPEED_POS))
#define GLB_WIFIPLL_VCO_DIV3_EN      GLB_WIFIPLL_VCO_DIV3_EN
#define GLB_WIFIPLL_VCO_DIV3_EN_POS  (3U)
#define GLB_WIFIPLL_VCO_DIV3_EN_LEN  (1U)
#define GLB_WIFIPLL_VCO_DIV3_EN_MSK  (((1U << GLB_WIFIPLL_VCO_DIV3_EN_LEN) - 1) << GLB_WIFIPLL_VCO_DIV3_EN_POS)
#define GLB_WIFIPLL_VCO_DIV3_EN_UMSK (~(((1U << GLB_WIFIPLL_VCO_DIV3_EN_LEN) - 1) << GLB_WIFIPLL_VCO_DIV3_EN_POS))
#define GLB_WIFIPLL_VCO_DIV2_EN      GLB_WIFIPLL_VCO_DIV2_EN
#define GLB_WIFIPLL_VCO_DIV2_EN_POS  (4U)
#define GLB_WIFIPLL_VCO_DIV2_EN_LEN  (1U)
#define GLB_WIFIPLL_VCO_DIV2_EN_MSK  (((1U << GLB_WIFIPLL_VCO_DIV2_EN_LEN) - 1) << GLB_WIFIPLL_VCO_DIV2_EN_POS)
#define GLB_WIFIPLL_VCO_DIV2_EN_UMSK (~(((1U << GLB_WIFIPLL_VCO_DIV2_EN_LEN) - 1) << GLB_WIFIPLL_VCO_DIV2_EN_POS))
#define GLB_WIFIPLL_VCO_DIV1_EN      GLB_WIFIPLL_VCO_DIV1_EN
#define GLB_WIFIPLL_VCO_DIV1_EN_POS  (5U)
#define GLB_WIFIPLL_VCO_DIV1_EN_LEN  (1U)
#define GLB_WIFIPLL_VCO_DIV1_EN_MSK  (((1U << GLB_WIFIPLL_VCO_DIV1_EN_LEN) - 1) << GLB_WIFIPLL_VCO_DIV1_EN_POS)
#define GLB_WIFIPLL_VCO_DIV1_EN_UMSK (~(((1U << GLB_WIFIPLL_VCO_DIV1_EN_LEN) - 1) << GLB_WIFIPLL_VCO_DIV1_EN_POS))

/* 0x828 : wifi_pll_cfg6 */
#define GLB_WIFI_PLL_CFG6_OFFSET       (0x828)
#define GLB_WIFIPLL_SDMIN              GLB_WIFIPLL_SDMIN
#define GLB_WIFIPLL_SDMIN_POS          (0U)
#define GLB_WIFIPLL_SDMIN_LEN          (26U)
#define GLB_WIFIPLL_SDMIN_MSK          (((1U << GLB_WIFIPLL_SDMIN_LEN) - 1) << GLB_WIFIPLL_SDMIN_POS)
#define GLB_WIFIPLL_SDMIN_UMSK         (~(((1U << GLB_WIFIPLL_SDMIN_LEN) - 1) << GLB_WIFIPLL_SDMIN_POS))
#define GLB_WIFIPLL_SDM_BYPASS         GLB_WIFIPLL_SDM_BYPASS
#define GLB_WIFIPLL_SDM_BYPASS_POS     (26U)
#define GLB_WIFIPLL_SDM_BYPASS_LEN     (1U)
#define GLB_WIFIPLL_SDM_BYPASS_MSK     (((1U << GLB_WIFIPLL_SDM_BYPASS_LEN) - 1) << GLB_WIFIPLL_SDM_BYPASS_POS)
#define GLB_WIFIPLL_SDM_BYPASS_UMSK    (~(((1U << GLB_WIFIPLL_SDM_BYPASS_LEN) - 1) << GLB_WIFIPLL_SDM_BYPASS_POS))
#define GLB_WIFIPLL_SDM_BYPASS_HW      GLB_WIFIPLL_SDM_BYPASS_HW
#define GLB_WIFIPLL_SDM_BYPASS_HW_POS  (30U)
#define GLB_WIFIPLL_SDM_BYPASS_HW_LEN  (1U)
#define GLB_WIFIPLL_SDM_BYPASS_HW_MSK  (((1U << GLB_WIFIPLL_SDM_BYPASS_HW_LEN) - 1) << GLB_WIFIPLL_SDM_BYPASS_HW_POS)
#define GLB_WIFIPLL_SDM_BYPASS_HW_UMSK (~(((1U << GLB_WIFIPLL_SDM_BYPASS_HW_LEN) - 1) << GLB_WIFIPLL_SDM_BYPASS_HW_POS))
#define GLB_WIFIPLL_SDM_CTRL_HW        GLB_WIFIPLL_SDM_CTRL_HW
#define GLB_WIFIPLL_SDM_CTRL_HW_POS    (31U)
#define GLB_WIFIPLL_SDM_CTRL_HW_LEN    (1U)
#define GLB_WIFIPLL_SDM_CTRL_HW_MSK    (((1U << GLB_WIFIPLL_SDM_CTRL_HW_LEN) - 1) << GLB_WIFIPLL_SDM_CTRL_HW_POS)
#define GLB_WIFIPLL_SDM_CTRL_HW_UMSK   (~(((1U << GLB_WIFIPLL_SDM_CTRL_HW_LEN) - 1) << GLB_WIFIPLL_SDM_CTRL_HW_POS))

/* 0x82C : wifi_pll_cfg7 */
#define GLB_WIFI_PLL_CFG7_OFFSET          (0x82C)
#define GLB_WIFIPLL_SDM_ORDER_SEL         GLB_WIFIPLL_SDM_ORDER_SEL
#define GLB_WIFIPLL_SDM_ORDER_SEL_POS     (0U)
#define GLB_WIFIPLL_SDM_ORDER_SEL_LEN     (2U)
#define GLB_WIFIPLL_SDM_ORDER_SEL_MSK     (((1U << GLB_WIFIPLL_SDM_ORDER_SEL_LEN) - 1) << GLB_WIFIPLL_SDM_ORDER_SEL_POS)
#define GLB_WIFIPLL_SDM_ORDER_SEL_UMSK    (~(((1U << GLB_WIFIPLL_SDM_ORDER_SEL_LEN) - 1) << GLB_WIFIPLL_SDM_ORDER_SEL_POS))
#define GLB_WIFIPLL_SDM_NOI_PRBS_SEL      GLB_WIFIPLL_SDM_NOI_PRBS_SEL
#define GLB_WIFIPLL_SDM_NOI_PRBS_SEL_POS  (4U)
#define GLB_WIFIPLL_SDM_NOI_PRBS_SEL_LEN  (2U)
#define GLB_WIFIPLL_SDM_NOI_PRBS_SEL_MSK  (((1U << GLB_WIFIPLL_SDM_NOI_PRBS_SEL_LEN) - 1) << GLB_WIFIPLL_SDM_NOI_PRBS_SEL_POS)
#define GLB_WIFIPLL_SDM_NOI_PRBS_SEL_UMSK (~(((1U << GLB_WIFIPLL_SDM_NOI_PRBS_SEL_LEN) - 1) << GLB_WIFIPLL_SDM_NOI_PRBS_SEL_POS))
#define GLB_WIFIPLL_SDM_NOI_PRBS_EN       GLB_WIFIPLL_SDM_NOI_PRBS_EN
#define GLB_WIFIPLL_SDM_NOI_PRBS_EN_POS   (8U)
#define GLB_WIFIPLL_SDM_NOI_PRBS_EN_LEN   (1U)
#define GLB_WIFIPLL_SDM_NOI_PRBS_EN_MSK   (((1U << GLB_WIFIPLL_SDM_NOI_PRBS_EN_LEN) - 1) << GLB_WIFIPLL_SDM_NOI_PRBS_EN_POS)
#define GLB_WIFIPLL_SDM_NOI_PRBS_EN_UMSK  (~(((1U << GLB_WIFIPLL_SDM_NOI_PRBS_EN_LEN) - 1) << GLB_WIFIPLL_SDM_NOI_PRBS_EN_POS))
#define GLB_WIFIPLL_SDM_SIG_PRBS_SEL      GLB_WIFIPLL_SDM_SIG_PRBS_SEL
#define GLB_WIFIPLL_SDM_SIG_PRBS_SEL_POS  (12U)
#define GLB_WIFIPLL_SDM_SIG_PRBS_SEL_LEN  (2U)
#define GLB_WIFIPLL_SDM_SIG_PRBS_SEL_MSK  (((1U << GLB_WIFIPLL_SDM_SIG_PRBS_SEL_LEN) - 1) << GLB_WIFIPLL_SDM_SIG_PRBS_SEL_POS)
#define GLB_WIFIPLL_SDM_SIG_PRBS_SEL_UMSK (~(((1U << GLB_WIFIPLL_SDM_SIG_PRBS_SEL_LEN) - 1) << GLB_WIFIPLL_SDM_SIG_PRBS_SEL_POS))
#define GLB_WIFIPLL_SDM_SIG_DITH_SEL      GLB_WIFIPLL_SDM_SIG_DITH_SEL
#define GLB_WIFIPLL_SDM_SIG_DITH_SEL_POS  (16U)
#define GLB_WIFIPLL_SDM_SIG_DITH_SEL_LEN  (2U)
#define GLB_WIFIPLL_SDM_SIG_DITH_SEL_MSK  (((1U << GLB_WIFIPLL_SDM_SIG_DITH_SEL_LEN) - 1) << GLB_WIFIPLL_SDM_SIG_DITH_SEL_POS)
#define GLB_WIFIPLL_SDM_SIG_DITH_SEL_UMSK (~(((1U << GLB_WIFIPLL_SDM_SIG_DITH_SEL_LEN) - 1) << GLB_WIFIPLL_SDM_SIG_DITH_SEL_POS))

/* 0x830 : wifi_pll_cfg8 */
#define GLB_WIFI_PLL_CFG8_OFFSET        (0x830)
#define GLB_WIFIPLL_EN_RF_DIV3          GLB_WIFIPLL_EN_RF_DIV3
#define GLB_WIFIPLL_EN_RF_DIV3_POS      (0U)
#define GLB_WIFIPLL_EN_RF_DIV3_LEN      (1U)
#define GLB_WIFIPLL_EN_RF_DIV3_MSK      (((1U << GLB_WIFIPLL_EN_RF_DIV3_LEN) - 1) << GLB_WIFIPLL_EN_RF_DIV3_POS)
#define GLB_WIFIPLL_EN_RF_DIV3_UMSK     (~(((1U << GLB_WIFIPLL_EN_RF_DIV3_LEN) - 1) << GLB_WIFIPLL_EN_RF_DIV3_POS))
#define GLB_WIFIPLL_EN_RF_DIV6          GLB_WIFIPLL_EN_RF_DIV6
#define GLB_WIFIPLL_EN_RF_DIV6_POS      (1U)
#define GLB_WIFIPLL_EN_RF_DIV6_LEN      (1U)
#define GLB_WIFIPLL_EN_RF_DIV6_MSK      (((1U << GLB_WIFIPLL_EN_RF_DIV6_LEN) - 1) << GLB_WIFIPLL_EN_RF_DIV6_POS)
#define GLB_WIFIPLL_EN_RF_DIV6_UMSK     (~(((1U << GLB_WIFIPLL_EN_RF_DIV6_LEN) - 1) << GLB_WIFIPLL_EN_RF_DIV6_POS))
#define GLB_WIFIPLL_SEL_DIV3_DIV6       GLB_WIFIPLL_SEL_DIV3_DIV6
#define GLB_WIFIPLL_SEL_DIV3_DIV6_POS   (2U)
#define GLB_WIFIPLL_SEL_DIV3_DIV6_LEN   (1U)
#define GLB_WIFIPLL_SEL_DIV3_DIV6_MSK   (((1U << GLB_WIFIPLL_SEL_DIV3_DIV6_LEN) - 1) << GLB_WIFIPLL_SEL_DIV3_DIV6_POS)
#define GLB_WIFIPLL_SEL_DIV3_DIV6_UMSK  (~(((1U << GLB_WIFIPLL_SEL_DIV3_DIV6_LEN) - 1) << GLB_WIFIPLL_SEL_DIV3_DIV6_POS))
#define GLB_WIFIPLL_SEL_DIV6_DIV12      GLB_WIFIPLL_SEL_DIV6_DIV12
#define GLB_WIFIPLL_SEL_DIV6_DIV12_POS  (3U)
#define GLB_WIFIPLL_SEL_DIV6_DIV12_LEN  (1U)
#define GLB_WIFIPLL_SEL_DIV6_DIV12_MSK  (((1U << GLB_WIFIPLL_SEL_DIV6_DIV12_LEN) - 1) << GLB_WIFIPLL_SEL_DIV6_DIV12_POS)
#define GLB_WIFIPLL_SEL_DIV6_DIV12_UMSK (~(((1U << GLB_WIFIPLL_SEL_DIV6_DIV12_LEN) - 1) << GLB_WIFIPLL_SEL_DIV6_DIV12_POS))
#define GLB_WIFIPLL_EN_DIV3             GLB_WIFIPLL_EN_DIV3
#define GLB_WIFIPLL_EN_DIV3_POS         (4U)
#define GLB_WIFIPLL_EN_DIV3_LEN         (1U)
#define GLB_WIFIPLL_EN_DIV3_MSK         (((1U << GLB_WIFIPLL_EN_DIV3_LEN) - 1) << GLB_WIFIPLL_EN_DIV3_POS)
#define GLB_WIFIPLL_EN_DIV3_UMSK        (~(((1U << GLB_WIFIPLL_EN_DIV3_LEN) - 1) << GLB_WIFIPLL_EN_DIV3_POS))
#define GLB_WIFIPLL_EN_DIV4             GLB_WIFIPLL_EN_DIV4
#define GLB_WIFIPLL_EN_DIV4_POS         (5U)
#define GLB_WIFIPLL_EN_DIV4_LEN         (1U)
#define GLB_WIFIPLL_EN_DIV4_MSK         (((1U << GLB_WIFIPLL_EN_DIV4_LEN) - 1) << GLB_WIFIPLL_EN_DIV4_POS)
#define GLB_WIFIPLL_EN_DIV4_UMSK        (~(((1U << GLB_WIFIPLL_EN_DIV4_LEN) - 1) << GLB_WIFIPLL_EN_DIV4_POS))
#define GLB_WIFIPLL_EN_DIV5             GLB_WIFIPLL_EN_DIV5
#define GLB_WIFIPLL_EN_DIV5_POS         (6U)
#define GLB_WIFIPLL_EN_DIV5_LEN         (1U)
#define GLB_WIFIPLL_EN_DIV5_MSK         (((1U << GLB_WIFIPLL_EN_DIV5_LEN) - 1) << GLB_WIFIPLL_EN_DIV5_POS)
#define GLB_WIFIPLL_EN_DIV5_UMSK        (~(((1U << GLB_WIFIPLL_EN_DIV5_LEN) - 1) << GLB_WIFIPLL_EN_DIV5_POS))
#define GLB_WIFIPLL_EN_DIV6             GLB_WIFIPLL_EN_DIV6
#define GLB_WIFIPLL_EN_DIV6_POS         (7U)
#define GLB_WIFIPLL_EN_DIV6_LEN         (1U)
#define GLB_WIFIPLL_EN_DIV6_MSK         (((1U << GLB_WIFIPLL_EN_DIV6_LEN) - 1) << GLB_WIFIPLL_EN_DIV6_POS)
#define GLB_WIFIPLL_EN_DIV6_UMSK        (~(((1U << GLB_WIFIPLL_EN_DIV6_LEN) - 1) << GLB_WIFIPLL_EN_DIV6_POS))
#define GLB_WIFIPLL_EN_DIV8             GLB_WIFIPLL_EN_DIV8
#define GLB_WIFIPLL_EN_DIV8_POS         (8U)
#define GLB_WIFIPLL_EN_DIV8_LEN         (1U)
#define GLB_WIFIPLL_EN_DIV8_MSK         (((1U << GLB_WIFIPLL_EN_DIV8_LEN) - 1) << GLB_WIFIPLL_EN_DIV8_POS)
#define GLB_WIFIPLL_EN_DIV8_UMSK        (~(((1U << GLB_WIFIPLL_EN_DIV8_LEN) - 1) << GLB_WIFIPLL_EN_DIV8_POS))
#define GLB_WIFIPLL_EN_DIV10            GLB_WIFIPLL_EN_DIV10
#define GLB_WIFIPLL_EN_DIV10_POS        (9U)
#define GLB_WIFIPLL_EN_DIV10_LEN        (1U)
#define GLB_WIFIPLL_EN_DIV10_MSK        (((1U << GLB_WIFIPLL_EN_DIV10_LEN) - 1) << GLB_WIFIPLL_EN_DIV10_POS)
#define GLB_WIFIPLL_EN_DIV10_UMSK       (~(((1U << GLB_WIFIPLL_EN_DIV10_LEN) - 1) << GLB_WIFIPLL_EN_DIV10_POS))
#define GLB_WIFIPLL_EN_DIV12            GLB_WIFIPLL_EN_DIV12
#define GLB_WIFIPLL_EN_DIV12_POS        (10U)
#define GLB_WIFIPLL_EN_DIV12_LEN        (1U)
#define GLB_WIFIPLL_EN_DIV12_MSK        (((1U << GLB_WIFIPLL_EN_DIV12_LEN) - 1) << GLB_WIFIPLL_EN_DIV12_POS)
#define GLB_WIFIPLL_EN_DIV12_UMSK       (~(((1U << GLB_WIFIPLL_EN_DIV12_LEN) - 1) << GLB_WIFIPLL_EN_DIV12_POS))
#define GLB_WIFIPLL_EN_DIV20            GLB_WIFIPLL_EN_DIV20
#define GLB_WIFIPLL_EN_DIV20_POS        (11U)
#define GLB_WIFIPLL_EN_DIV20_LEN        (1U)
#define GLB_WIFIPLL_EN_DIV20_MSK        (((1U << GLB_WIFIPLL_EN_DIV20_LEN) - 1) << GLB_WIFIPLL_EN_DIV20_POS)
#define GLB_WIFIPLL_EN_DIV20_UMSK       (~(((1U << GLB_WIFIPLL_EN_DIV20_LEN) - 1) << GLB_WIFIPLL_EN_DIV20_POS))
#define GLB_WIFIPLL_EN_DIV30            GLB_WIFIPLL_EN_DIV30
#define GLB_WIFIPLL_EN_DIV30_POS        (12U)
#define GLB_WIFIPLL_EN_DIV30_LEN        (1U)
#define GLB_WIFIPLL_EN_DIV30_MSK        (((1U << GLB_WIFIPLL_EN_DIV30_LEN) - 1) << GLB_WIFIPLL_EN_DIV30_POS)
#define GLB_WIFIPLL_EN_DIV30_UMSK       (~(((1U << GLB_WIFIPLL_EN_DIV30_LEN) - 1) << GLB_WIFIPLL_EN_DIV30_POS))
#define GLB_WIFIPLL_EN_RF_DIV3_HW       GLB_WIFIPLL_EN_RF_DIV3_HW
#define GLB_WIFIPLL_EN_RF_DIV3_HW_POS   (20U)
#define GLB_WIFIPLL_EN_RF_DIV3_HW_LEN   (1U)
#define GLB_WIFIPLL_EN_RF_DIV3_HW_MSK   (((1U << GLB_WIFIPLL_EN_RF_DIV3_HW_LEN) - 1) << GLB_WIFIPLL_EN_RF_DIV3_HW_POS)
#define GLB_WIFIPLL_EN_RF_DIV3_HW_UMSK  (~(((1U << GLB_WIFIPLL_EN_RF_DIV3_HW_LEN) - 1) << GLB_WIFIPLL_EN_RF_DIV3_HW_POS))
#define GLB_WIFIPLL_EN_CTRL_HW          GLB_WIFIPLL_EN_CTRL_HW
#define GLB_WIFIPLL_EN_CTRL_HW_POS      (31U)
#define GLB_WIFIPLL_EN_CTRL_HW_LEN      (1U)
#define GLB_WIFIPLL_EN_CTRL_HW_MSK      (((1U << GLB_WIFIPLL_EN_CTRL_HW_LEN) - 1) << GLB_WIFIPLL_EN_CTRL_HW_POS)
#define GLB_WIFIPLL_EN_CTRL_HW_UMSK     (~(((1U << GLB_WIFIPLL_EN_CTRL_HW_LEN) - 1) << GLB_WIFIPLL_EN_CTRL_HW_POS))

/* 0x834 : wifi_pll_cfg9 */
#define GLB_WIFI_PLL_CFG9_OFFSET          (0x834)
#define GLB_WIFIPLL_DC_TP_OUT_EN          GLB_WIFIPLL_DC_TP_OUT_EN
#define GLB_WIFIPLL_DC_TP_OUT_EN_POS      (0U)
#define GLB_WIFIPLL_DC_TP_OUT_EN_LEN      (1U)
#define GLB_WIFIPLL_DC_TP_OUT_EN_MSK      (((1U << GLB_WIFIPLL_DC_TP_OUT_EN_LEN) - 1) << GLB_WIFIPLL_DC_TP_OUT_EN_POS)
#define GLB_WIFIPLL_DC_TP_OUT_EN_UMSK     (~(((1U << GLB_WIFIPLL_DC_TP_OUT_EN_LEN) - 1) << GLB_WIFIPLL_DC_TP_OUT_EN_POS))
#define GLB_TEN_WIFIPLL                   GLB_TEN_WIFIPLL
#define GLB_TEN_WIFIPLL_POS               (1U)
#define GLB_TEN_WIFIPLL_LEN               (1U)
#define GLB_TEN_WIFIPLL_MSK               (((1U << GLB_TEN_WIFIPLL_LEN) - 1) << GLB_TEN_WIFIPLL_POS)
#define GLB_TEN_WIFIPLL_UMSK              (~(((1U << GLB_TEN_WIFIPLL_LEN) - 1) << GLB_TEN_WIFIPLL_POS))
#define GLB_TEN_WIFIPLL_SFREG             GLB_TEN_WIFIPLL_SFREG
#define GLB_TEN_WIFIPLL_SFREG_POS         (2U)
#define GLB_TEN_WIFIPLL_SFREG_LEN         (1U)
#define GLB_TEN_WIFIPLL_SFREG_MSK         (((1U << GLB_TEN_WIFIPLL_SFREG_LEN) - 1) << GLB_TEN_WIFIPLL_SFREG_POS)
#define GLB_TEN_WIFIPLL_SFREG_UMSK        (~(((1U << GLB_TEN_WIFIPLL_SFREG_LEN) - 1) << GLB_TEN_WIFIPLL_SFREG_POS))
#define GLB_DTEN_WIFIPLL_FIN              GLB_DTEN_WIFIPLL_FIN
#define GLB_DTEN_WIFIPLL_FIN_POS          (4U)
#define GLB_DTEN_WIFIPLL_FIN_LEN          (1U)
#define GLB_DTEN_WIFIPLL_FIN_MSK          (((1U << GLB_DTEN_WIFIPLL_FIN_LEN) - 1) << GLB_DTEN_WIFIPLL_FIN_POS)
#define GLB_DTEN_WIFIPLL_FIN_UMSK         (~(((1U << GLB_DTEN_WIFIPLL_FIN_LEN) - 1) << GLB_DTEN_WIFIPLL_FIN_POS))
#define GLB_DTEN_WIFIPLL_FREF             GLB_DTEN_WIFIPLL_FREF
#define GLB_DTEN_WIFIPLL_FREF_POS         (5U)
#define GLB_DTEN_WIFIPLL_FREF_LEN         (1U)
#define GLB_DTEN_WIFIPLL_FREF_MSK         (((1U << GLB_DTEN_WIFIPLL_FREF_LEN) - 1) << GLB_DTEN_WIFIPLL_FREF_POS)
#define GLB_DTEN_WIFIPLL_FREF_UMSK        (~(((1U << GLB_DTEN_WIFIPLL_FREF_LEN) - 1) << GLB_DTEN_WIFIPLL_FREF_POS))
#define GLB_DTEN_WIFIPLL_FSDM             GLB_DTEN_WIFIPLL_FSDM
#define GLB_DTEN_WIFIPLL_FSDM_POS         (6U)
#define GLB_DTEN_WIFIPLL_FSDM_LEN         (1U)
#define GLB_DTEN_WIFIPLL_FSDM_MSK         (((1U << GLB_DTEN_WIFIPLL_FSDM_LEN) - 1) << GLB_DTEN_WIFIPLL_FSDM_POS)
#define GLB_DTEN_WIFIPLL_FSDM_UMSK        (~(((1U << GLB_DTEN_WIFIPLL_FSDM_LEN) - 1) << GLB_DTEN_WIFIPLL_FSDM_POS))
#define GLB_DTEN_WIFIPLL_DIV30            GLB_DTEN_WIFIPLL_DIV30
#define GLB_DTEN_WIFIPLL_DIV30_POS        (7U)
#define GLB_DTEN_WIFIPLL_DIV30_LEN        (1U)
#define GLB_DTEN_WIFIPLL_DIV30_MSK        (((1U << GLB_DTEN_WIFIPLL_DIV30_LEN) - 1) << GLB_DTEN_WIFIPLL_DIV30_POS)
#define GLB_DTEN_WIFIPLL_DIV30_UMSK       (~(((1U << GLB_DTEN_WIFIPLL_DIV30_LEN) - 1) << GLB_DTEN_WIFIPLL_DIV30_POS))
#define GLB_DTEN_WIFIPLL_DIV10            GLB_DTEN_WIFIPLL_DIV10
#define GLB_DTEN_WIFIPLL_DIV10_POS        (8U)
#define GLB_DTEN_WIFIPLL_DIV10_LEN        (1U)
#define GLB_DTEN_WIFIPLL_DIV10_MSK        (((1U << GLB_DTEN_WIFIPLL_DIV10_LEN) - 1) << GLB_DTEN_WIFIPLL_DIV10_POS)
#define GLB_DTEN_WIFIPLL_DIV10_UMSK       (~(((1U << GLB_DTEN_WIFIPLL_DIV10_LEN) - 1) << GLB_DTEN_WIFIPLL_DIV10_POS))
#define GLB_DTEN_WIFIPLL_POSTDIV_CLK      GLB_DTEN_WIFIPLL_POSTDIV_CLK
#define GLB_DTEN_WIFIPLL_POSTDIV_CLK_POS  (9U)
#define GLB_DTEN_WIFIPLL_POSTDIV_CLK_LEN  (1U)
#define GLB_DTEN_WIFIPLL_POSTDIV_CLK_MSK  (((1U << GLB_DTEN_WIFIPLL_POSTDIV_CLK_LEN) - 1) << GLB_DTEN_WIFIPLL_POSTDIV_CLK_POS)
#define GLB_DTEN_WIFIPLL_POSTDIV_CLK_UMSK (~(((1U << GLB_DTEN_WIFIPLL_POSTDIV_CLK_LEN) - 1) << GLB_DTEN_WIFIPLL_POSTDIV_CLK_POS))
#define GLB_DTEN_USBPLL_PCLK              GLB_DTEN_USBPLL_PCLK
#define GLB_DTEN_USBPLL_PCLK_POS          (10U)
#define GLB_DTEN_USBPLL_PCLK_LEN          (1U)
#define GLB_DTEN_USBPLL_PCLK_MSK          (((1U << GLB_DTEN_USBPLL_PCLK_LEN) - 1) << GLB_DTEN_USBPLL_PCLK_POS)
#define GLB_DTEN_USBPLL_PCLK_UMSK         (~(((1U << GLB_DTEN_USBPLL_PCLK_LEN) - 1) << GLB_DTEN_USBPLL_PCLK_POS))
#define GLB_DTEN_USBPLL_CLKOUT            GLB_DTEN_USBPLL_CLKOUT
#define GLB_DTEN_USBPLL_CLKOUT_POS        (11U)
#define GLB_DTEN_USBPLL_CLKOUT_LEN        (1U)
#define GLB_DTEN_USBPLL_CLKOUT_MSK        (((1U << GLB_DTEN_USBPLL_CLKOUT_LEN) - 1) << GLB_DTEN_USBPLL_CLKOUT_POS)
#define GLB_DTEN_USBPLL_CLKOUT_UMSK       (~(((1U << GLB_DTEN_USBPLL_CLKOUT_LEN) - 1) << GLB_DTEN_USBPLL_CLKOUT_POS))
#define GLB_DTEN_SSCDIV_PCLK              GLB_DTEN_SSCDIV_PCLK
#define GLB_DTEN_SSCDIV_PCLK_POS          (12U)
#define GLB_DTEN_SSCDIV_PCLK_LEN          (1U)
#define GLB_DTEN_SSCDIV_PCLK_MSK          (((1U << GLB_DTEN_SSCDIV_PCLK_LEN) - 1) << GLB_DTEN_SSCDIV_PCLK_POS)
#define GLB_DTEN_SSCDIV_PCLK_UMSK         (~(((1U << GLB_DTEN_SSCDIV_PCLK_LEN) - 1) << GLB_DTEN_SSCDIV_PCLK_POS))
#define GLB_DTEN_SSCDIV_CLKOUT            GLB_DTEN_SSCDIV_CLKOUT
#define GLB_DTEN_SSCDIV_CLKOUT_POS        (13U)
#define GLB_DTEN_SSCDIV_CLKOUT_LEN        (1U)
#define GLB_DTEN_SSCDIV_CLKOUT_MSK        (((1U << GLB_DTEN_SSCDIV_CLKOUT_LEN) - 1) << GLB_DTEN_SSCDIV_CLKOUT_POS)
#define GLB_DTEN_SSCDIV_CLKOUT_UMSK       (~(((1U << GLB_DTEN_SSCDIV_CLKOUT_LEN) - 1) << GLB_DTEN_SSCDIV_CLKOUT_POS))
#define GLB_DTEST_PULLDOWN                GLB_DTEST_PULLDOWN
#define GLB_DTEST_PULLDOWN_POS            (14U)
#define GLB_DTEST_PULLDOWN_LEN            (1U)
#define GLB_DTEST_PULLDOWN_MSK            (((1U << GLB_DTEST_PULLDOWN_LEN) - 1) << GLB_DTEST_PULLDOWN_POS)
#define GLB_DTEST_PULLDOWN_UMSK           (~(((1U << GLB_DTEST_PULLDOWN_LEN) - 1) << GLB_DTEST_PULLDOWN_POS))

/* 0x838 : wifi_pll_cfg10 */
#define GLB_WIFI_PLL_CFG10_OFFSET        (0x838)
#define GLB_USBPLL_SDMIN                 GLB_USBPLL_SDMIN
#define GLB_USBPLL_SDMIN_POS             (0U)
#define GLB_USBPLL_SDMIN_LEN             (19U)
#define GLB_USBPLL_SDMIN_MSK             (((1U << GLB_USBPLL_SDMIN_LEN) - 1) << GLB_USBPLL_SDMIN_POS)
#define GLB_USBPLL_SDMIN_UMSK            (~(((1U << GLB_USBPLL_SDMIN_LEN) - 1) << GLB_USBPLL_SDMIN_POS))
#define GLB_USBPLL_SDM_BYPASS            GLB_USBPLL_SDM_BYPASS
#define GLB_USBPLL_SDM_BYPASS_POS        (20U)
#define GLB_USBPLL_SDM_BYPASS_LEN        (1U)
#define GLB_USBPLL_SDM_BYPASS_MSK        (((1U << GLB_USBPLL_SDM_BYPASS_LEN) - 1) << GLB_USBPLL_SDM_BYPASS_POS)
#define GLB_USBPLL_SDM_BYPASS_UMSK       (~(((1U << GLB_USBPLL_SDM_BYPASS_LEN) - 1) << GLB_USBPLL_SDM_BYPASS_POS))
#define GLB_USBPLL_SDM_ORDER_SEL         GLB_USBPLL_SDM_ORDER_SEL
#define GLB_USBPLL_SDM_ORDER_SEL_POS     (21U)
#define GLB_USBPLL_SDM_ORDER_SEL_LEN     (1U)
#define GLB_USBPLL_SDM_ORDER_SEL_MSK     (((1U << GLB_USBPLL_SDM_ORDER_SEL_LEN) - 1) << GLB_USBPLL_SDM_ORDER_SEL_POS)
#define GLB_USBPLL_SDM_ORDER_SEL_UMSK    (~(((1U << GLB_USBPLL_SDM_ORDER_SEL_LEN) - 1) << GLB_USBPLL_SDM_ORDER_SEL_POS))
#define GLB_USBPLL_SDM_SIG_DITH_SEL      GLB_USBPLL_SDM_SIG_DITH_SEL
#define GLB_USBPLL_SDM_SIG_DITH_SEL_POS  (22U)
#define GLB_USBPLL_SDM_SIG_DITH_SEL_LEN  (2U)
#define GLB_USBPLL_SDM_SIG_DITH_SEL_MSK  (((1U << GLB_USBPLL_SDM_SIG_DITH_SEL_LEN) - 1) << GLB_USBPLL_SDM_SIG_DITH_SEL_POS)
#define GLB_USBPLL_SDM_SIG_DITH_SEL_UMSK (~(((1U << GLB_USBPLL_SDM_SIG_DITH_SEL_LEN) - 1) << GLB_USBPLL_SDM_SIG_DITH_SEL_POS))
#define GLB_USBPLL_DIV2_EN               GLB_USBPLL_DIV2_EN
#define GLB_USBPLL_DIV2_EN_POS           (24U)
#define GLB_USBPLL_DIV2_EN_LEN           (1U)
#define GLB_USBPLL_DIV2_EN_MSK           (((1U << GLB_USBPLL_DIV2_EN_LEN) - 1) << GLB_USBPLL_DIV2_EN_POS)
#define GLB_USBPLL_DIV2_EN_UMSK          (~(((1U << GLB_USBPLL_DIV2_EN_LEN) - 1) << GLB_USBPLL_DIV2_EN_POS))
#define GLB_USBPLL_CLKOUT_EN             GLB_USBPLL_CLKOUT_EN
#define GLB_USBPLL_CLKOUT_EN_POS         (25U)
#define GLB_USBPLL_CLKOUT_EN_LEN         (1U)
#define GLB_USBPLL_CLKOUT_EN_MSK         (((1U << GLB_USBPLL_CLKOUT_EN_LEN) - 1) << GLB_USBPLL_CLKOUT_EN_POS)
#define GLB_USBPLL_CLKOUT_EN_UMSK        (~(((1U << GLB_USBPLL_CLKOUT_EN_LEN) - 1) << GLB_USBPLL_CLKOUT_EN_POS))
#define GLB_USBPLL_SEL_SAMPLE_CLK        GLB_USBPLL_SEL_SAMPLE_CLK
#define GLB_USBPLL_SEL_SAMPLE_CLK_POS    (26U)
#define GLB_USBPLL_SEL_SAMPLE_CLK_LEN    (2U)
#define GLB_USBPLL_SEL_SAMPLE_CLK_MSK    (((1U << GLB_USBPLL_SEL_SAMPLE_CLK_LEN) - 1) << GLB_USBPLL_SEL_SAMPLE_CLK_POS)
#define GLB_USBPLL_SEL_SAMPLE_CLK_UMSK   (~(((1U << GLB_USBPLL_SEL_SAMPLE_CLK_LEN) - 1) << GLB_USBPLL_SEL_SAMPLE_CLK_POS))
#define GLB_USBPLL_RSTB                  GLB_USBPLL_RSTB
#define GLB_USBPLL_RSTB_POS              (28U)
#define GLB_USBPLL_RSTB_LEN              (1U)
#define GLB_USBPLL_RSTB_MSK              (((1U << GLB_USBPLL_RSTB_LEN) - 1) << GLB_USBPLL_RSTB_POS)
#define GLB_USBPLL_RSTB_UMSK             (~(((1U << GLB_USBPLL_RSTB_LEN) - 1) << GLB_USBPLL_RSTB_POS))
#define GLB_PU_USBPLL_MMDIV              GLB_PU_USBPLL_MMDIV
#define GLB_PU_USBPLL_MMDIV_POS          (29U)
#define GLB_PU_USBPLL_MMDIV_LEN          (1U)
#define GLB_PU_USBPLL_MMDIV_MSK          (((1U << GLB_PU_USBPLL_MMDIV_LEN) - 1) << GLB_PU_USBPLL_MMDIV_POS)
#define GLB_PU_USBPLL_MMDIV_UMSK         (~(((1U << GLB_PU_USBPLL_MMDIV_LEN) - 1) << GLB_PU_USBPLL_MMDIV_POS))

/* 0x83C : wifi_pll_cfg11 */
#define GLB_WIFI_PLL_CFG11_OFFSET         (0x83C)
#define GLB_USBPLL_SSC_CNT                GLB_USBPLL_SSC_CNT
#define GLB_USBPLL_SSC_CNT_POS            (0U)
#define GLB_USBPLL_SSC_CNT_LEN            (9U)
#define GLB_USBPLL_SSC_CNT_MSK            (((1U << GLB_USBPLL_SSC_CNT_LEN) - 1) << GLB_USBPLL_SSC_CNT_POS)
#define GLB_USBPLL_SSC_CNT_UMSK           (~(((1U << GLB_USBPLL_SSC_CNT_LEN) - 1) << GLB_USBPLL_SSC_CNT_POS))
#define GLB_USBPLL_SSC_START              GLB_USBPLL_SSC_START
#define GLB_USBPLL_SSC_START_POS          (9U)
#define GLB_USBPLL_SSC_START_LEN          (1U)
#define GLB_USBPLL_SSC_START_MSK          (((1U << GLB_USBPLL_SSC_START_LEN) - 1) << GLB_USBPLL_SSC_START_POS)
#define GLB_USBPLL_SSC_START_UMSK         (~(((1U << GLB_USBPLL_SSC_START_LEN) - 1) << GLB_USBPLL_SSC_START_POS))
#define GLB_USBPLL_SSC_START_GATE_EN      GLB_USBPLL_SSC_START_GATE_EN
#define GLB_USBPLL_SSC_START_GATE_EN_POS  (10U)
#define GLB_USBPLL_SSC_START_GATE_EN_LEN  (1U)
#define GLB_USBPLL_SSC_START_GATE_EN_MSK  (((1U << GLB_USBPLL_SSC_START_GATE_EN_LEN) - 1) << GLB_USBPLL_SSC_START_GATE_EN_POS)
#define GLB_USBPLL_SSC_START_GATE_EN_UMSK (~(((1U << GLB_USBPLL_SSC_START_GATE_EN_LEN) - 1) << GLB_USBPLL_SSC_START_GATE_EN_POS))
#define GLB_USBPLL_SSC_GAIN               GLB_USBPLL_SSC_GAIN
#define GLB_USBPLL_SSC_GAIN_POS           (12U)
#define GLB_USBPLL_SSC_GAIN_LEN           (3U)
#define GLB_USBPLL_SSC_GAIN_MSK           (((1U << GLB_USBPLL_SSC_GAIN_LEN) - 1) << GLB_USBPLL_SSC_GAIN_POS)
#define GLB_USBPLL_SSC_GAIN_UMSK          (~(((1U << GLB_USBPLL_SSC_GAIN_LEN) - 1) << GLB_USBPLL_SSC_GAIN_POS))
#define GLB_USBPLL_SSC_EN                 GLB_USBPLL_SSC_EN
#define GLB_USBPLL_SSC_EN_POS             (16U)
#define GLB_USBPLL_SSC_EN_LEN             (1U)
#define GLB_USBPLL_SSC_EN_MSK             (((1U << GLB_USBPLL_SSC_EN_LEN) - 1) << GLB_USBPLL_SSC_EN_POS)
#define GLB_USBPLL_SSC_EN_UMSK            (~(((1U << GLB_USBPLL_SSC_EN_LEN) - 1) << GLB_USBPLL_SSC_EN_POS))

/* 0x840 : wifi_pll_cfg12 */
#define GLB_WIFI_PLL_CFG12_OFFSET        (0x840)
#define GLB_SSCDIV_SDMIN                 GLB_SSCDIV_SDMIN
#define GLB_SSCDIV_SDMIN_POS             (0U)
#define GLB_SSCDIV_SDMIN_LEN             (19U)
#define GLB_SSCDIV_SDMIN_MSK             (((1U << GLB_SSCDIV_SDMIN_LEN) - 1) << GLB_SSCDIV_SDMIN_POS)
#define GLB_SSCDIV_SDMIN_UMSK            (~(((1U << GLB_SSCDIV_SDMIN_LEN) - 1) << GLB_SSCDIV_SDMIN_POS))
#define GLB_SSCDIV_SDM_BYPASS            GLB_SSCDIV_SDM_BYPASS
#define GLB_SSCDIV_SDM_BYPASS_POS        (20U)
#define GLB_SSCDIV_SDM_BYPASS_LEN        (1U)
#define GLB_SSCDIV_SDM_BYPASS_MSK        (((1U << GLB_SSCDIV_SDM_BYPASS_LEN) - 1) << GLB_SSCDIV_SDM_BYPASS_POS)
#define GLB_SSCDIV_SDM_BYPASS_UMSK       (~(((1U << GLB_SSCDIV_SDM_BYPASS_LEN) - 1) << GLB_SSCDIV_SDM_BYPASS_POS))
#define GLB_SSCDIV_SDM_ORDER_SEL         GLB_SSCDIV_SDM_ORDER_SEL
#define GLB_SSCDIV_SDM_ORDER_SEL_POS     (21U)
#define GLB_SSCDIV_SDM_ORDER_SEL_LEN     (1U)
#define GLB_SSCDIV_SDM_ORDER_SEL_MSK     (((1U << GLB_SSCDIV_SDM_ORDER_SEL_LEN) - 1) << GLB_SSCDIV_SDM_ORDER_SEL_POS)
#define GLB_SSCDIV_SDM_ORDER_SEL_UMSK    (~(((1U << GLB_SSCDIV_SDM_ORDER_SEL_LEN) - 1) << GLB_SSCDIV_SDM_ORDER_SEL_POS))
#define GLB_SSCDIV_SDM_SIG_DITH_SEL      GLB_SSCDIV_SDM_SIG_DITH_SEL
#define GLB_SSCDIV_SDM_SIG_DITH_SEL_POS  (22U)
#define GLB_SSCDIV_SDM_SIG_DITH_SEL_LEN  (2U)
#define GLB_SSCDIV_SDM_SIG_DITH_SEL_MSK  (((1U << GLB_SSCDIV_SDM_SIG_DITH_SEL_LEN) - 1) << GLB_SSCDIV_SDM_SIG_DITH_SEL_POS)
#define GLB_SSCDIV_SDM_SIG_DITH_SEL_UMSK (~(((1U << GLB_SSCDIV_SDM_SIG_DITH_SEL_LEN) - 1) << GLB_SSCDIV_SDM_SIG_DITH_SEL_POS))
#define GLB_SSCDIV_DIV2_EN               GLB_SSCDIV_DIV2_EN
#define GLB_SSCDIV_DIV2_EN_POS           (24U)
#define GLB_SSCDIV_DIV2_EN_LEN           (1U)
#define GLB_SSCDIV_DIV2_EN_MSK           (((1U << GLB_SSCDIV_DIV2_EN_LEN) - 1) << GLB_SSCDIV_DIV2_EN_POS)
#define GLB_SSCDIV_DIV2_EN_UMSK          (~(((1U << GLB_SSCDIV_DIV2_EN_LEN) - 1) << GLB_SSCDIV_DIV2_EN_POS))
#define GLB_SSCDIV_CLKOUT_EN             GLB_SSCDIV_CLKOUT_EN
#define GLB_SSCDIV_CLKOUT_EN_POS         (25U)
#define GLB_SSCDIV_CLKOUT_EN_LEN         (1U)
#define GLB_SSCDIV_CLKOUT_EN_MSK         (((1U << GLB_SSCDIV_CLKOUT_EN_LEN) - 1) << GLB_SSCDIV_CLKOUT_EN_POS)
#define GLB_SSCDIV_CLKOUT_EN_UMSK        (~(((1U << GLB_SSCDIV_CLKOUT_EN_LEN) - 1) << GLB_SSCDIV_CLKOUT_EN_POS))
#define GLB_SSCDIV_SEL_SAMPLE_CLK        GLB_SSCDIV_SEL_SAMPLE_CLK
#define GLB_SSCDIV_SEL_SAMPLE_CLK_POS    (26U)
#define GLB_SSCDIV_SEL_SAMPLE_CLK_LEN    (2U)
#define GLB_SSCDIV_SEL_SAMPLE_CLK_MSK    (((1U << GLB_SSCDIV_SEL_SAMPLE_CLK_LEN) - 1) << GLB_SSCDIV_SEL_SAMPLE_CLK_POS)
#define GLB_SSCDIV_SEL_SAMPLE_CLK_UMSK   (~(((1U << GLB_SSCDIV_SEL_SAMPLE_CLK_LEN) - 1) << GLB_SSCDIV_SEL_SAMPLE_CLK_POS))
#define GLB_SSCDIV_RSTB                  GLB_SSCDIV_RSTB
#define GLB_SSCDIV_RSTB_POS              (28U)
#define GLB_SSCDIV_RSTB_LEN              (1U)
#define GLB_SSCDIV_RSTB_MSK              (((1U << GLB_SSCDIV_RSTB_LEN) - 1) << GLB_SSCDIV_RSTB_POS)
#define GLB_SSCDIV_RSTB_UMSK             (~(((1U << GLB_SSCDIV_RSTB_LEN) - 1) << GLB_SSCDIV_RSTB_POS))
#define GLB_PU_SSCDIV_MMDIV              GLB_PU_SSCDIV_MMDIV
#define GLB_PU_SSCDIV_MMDIV_POS          (29U)
#define GLB_PU_SSCDIV_MMDIV_LEN          (1U)
#define GLB_PU_SSCDIV_MMDIV_MSK          (((1U << GLB_PU_SSCDIV_MMDIV_LEN) - 1) << GLB_PU_SSCDIV_MMDIV_POS)
#define GLB_PU_SSCDIV_MMDIV_UMSK         (~(((1U << GLB_PU_SSCDIV_MMDIV_LEN) - 1) << GLB_PU_SSCDIV_MMDIV_POS))

/* 0x844 : wifi_pll_cfg13 */
#define GLB_WIFI_PLL_CFG13_OFFSET         (0x844)
#define GLB_SSCDIV_SSC_CNT                GLB_SSCDIV_SSC_CNT
#define GLB_SSCDIV_SSC_CNT_POS            (0U)
#define GLB_SSCDIV_SSC_CNT_LEN            (9U)
#define GLB_SSCDIV_SSC_CNT_MSK            (((1U << GLB_SSCDIV_SSC_CNT_LEN) - 1) << GLB_SSCDIV_SSC_CNT_POS)
#define GLB_SSCDIV_SSC_CNT_UMSK           (~(((1U << GLB_SSCDIV_SSC_CNT_LEN) - 1) << GLB_SSCDIV_SSC_CNT_POS))
#define GLB_SSCDIV_SSC_START              GLB_SSCDIV_SSC_START
#define GLB_SSCDIV_SSC_START_POS          (9U)
#define GLB_SSCDIV_SSC_START_LEN          (1U)
#define GLB_SSCDIV_SSC_START_MSK          (((1U << GLB_SSCDIV_SSC_START_LEN) - 1) << GLB_SSCDIV_SSC_START_POS)
#define GLB_SSCDIV_SSC_START_UMSK         (~(((1U << GLB_SSCDIV_SSC_START_LEN) - 1) << GLB_SSCDIV_SSC_START_POS))
#define GLB_SSCDIV_SSC_START_GATE_EN      GLB_SSCDIV_SSC_START_GATE_EN
#define GLB_SSCDIV_SSC_START_GATE_EN_POS  (10U)
#define GLB_SSCDIV_SSC_START_GATE_EN_LEN  (1U)
#define GLB_SSCDIV_SSC_START_GATE_EN_MSK  (((1U << GLB_SSCDIV_SSC_START_GATE_EN_LEN) - 1) << GLB_SSCDIV_SSC_START_GATE_EN_POS)
#define GLB_SSCDIV_SSC_START_GATE_EN_UMSK (~(((1U << GLB_SSCDIV_SSC_START_GATE_EN_LEN) - 1) << GLB_SSCDIV_SSC_START_GATE_EN_POS))
#define GLB_SSCDIV_SSC_GAIN               GLB_SSCDIV_SSC_GAIN
#define GLB_SSCDIV_SSC_GAIN_POS           (12U)
#define GLB_SSCDIV_SSC_GAIN_LEN           (3U)
#define GLB_SSCDIV_SSC_GAIN_MSK           (((1U << GLB_SSCDIV_SSC_GAIN_LEN) - 1) << GLB_SSCDIV_SSC_GAIN_POS)
#define GLB_SSCDIV_SSC_GAIN_UMSK          (~(((1U << GLB_SSCDIV_SSC_GAIN_LEN) - 1) << GLB_SSCDIV_SSC_GAIN_POS))
#define GLB_SSCDIV_SSC_EN                 GLB_SSCDIV_SSC_EN
#define GLB_SSCDIV_SSC_EN_POS             (16U)
#define GLB_SSCDIV_SSC_EN_LEN             (1U)
#define GLB_SSCDIV_SSC_EN_MSK             (((1U << GLB_SSCDIV_SSC_EN_LEN) - 1) << GLB_SSCDIV_SSC_EN_POS)
#define GLB_SSCDIV_SSC_EN_UMSK            (~(((1U << GLB_SSCDIV_SSC_EN_LEN) - 1) << GLB_SSCDIV_SSC_EN_POS))

/* 0x848 : wifi_pll_cfg14 */
#define GLB_WIFI_PLL_CFG14_OFFSET     (0x848)
#define GLB_WIFIPLL_RESV              GLB_WIFIPLL_RESV
#define GLB_WIFIPLL_RESV_POS          (0U)
#define GLB_WIFIPLL_RESV_LEN          (16U)
#define GLB_WIFIPLL_RESV_MSK          (((1U << GLB_WIFIPLL_RESV_LEN) - 1) << GLB_WIFIPLL_RESV_POS)
#define GLB_WIFIPLL_RESV_UMSK         (~(((1U << GLB_WIFIPLL_RESV_LEN) - 1) << GLB_WIFIPLL_RESV_POS))
#define GLB_SSCDIV_DL_CTRL            GLB_SSCDIV_DL_CTRL
#define GLB_SSCDIV_DL_CTRL_POS        (16U)
#define GLB_SSCDIV_DL_CTRL_LEN        (1U)
#define GLB_SSCDIV_DL_CTRL_MSK        (((1U << GLB_SSCDIV_DL_CTRL_LEN) - 1) << GLB_SSCDIV_DL_CTRL_POS)
#define GLB_SSCDIV_DL_CTRL_UMSK       (~(((1U << GLB_SSCDIV_DL_CTRL_LEN) - 1) << GLB_SSCDIV_DL_CTRL_POS))
#define GLB_USBPLL_DL_CTRL            GLB_USBPLL_DL_CTRL
#define GLB_USBPLL_DL_CTRL_POS        (17U)
#define GLB_USBPLL_DL_CTRL_LEN        (1U)
#define GLB_USBPLL_DL_CTRL_MSK        (((1U << GLB_USBPLL_DL_CTRL_LEN) - 1) << GLB_USBPLL_DL_CTRL_POS)
#define GLB_USBPLL_DL_CTRL_UMSK       (~(((1U << GLB_USBPLL_DL_CTRL_LEN) - 1) << GLB_USBPLL_DL_CTRL_POS))
#define GLB_WIFIPLL_DL_CTRL_30        GLB_WIFIPLL_DL_CTRL_30
#define GLB_WIFIPLL_DL_CTRL_30_POS    (18U)
#define GLB_WIFIPLL_DL_CTRL_30_LEN    (1U)
#define GLB_WIFIPLL_DL_CTRL_30_MSK    (((1U << GLB_WIFIPLL_DL_CTRL_30_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_30_POS)
#define GLB_WIFIPLL_DL_CTRL_30_UMSK   (~(((1U << GLB_WIFIPLL_DL_CTRL_30_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_30_POS))
#define GLB_WIFIPLL_DL_CTRL_20        GLB_WIFIPLL_DL_CTRL_20
#define GLB_WIFIPLL_DL_CTRL_20_POS    (19U)
#define GLB_WIFIPLL_DL_CTRL_20_LEN    (1U)
#define GLB_WIFIPLL_DL_CTRL_20_MSK    (((1U << GLB_WIFIPLL_DL_CTRL_20_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_20_POS)
#define GLB_WIFIPLL_DL_CTRL_20_UMSK   (~(((1U << GLB_WIFIPLL_DL_CTRL_20_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_20_POS))
#define GLB_WIFIPLL_DL_CTRL_12        GLB_WIFIPLL_DL_CTRL_12
#define GLB_WIFIPLL_DL_CTRL_12_POS    (20U)
#define GLB_WIFIPLL_DL_CTRL_12_LEN    (1U)
#define GLB_WIFIPLL_DL_CTRL_12_MSK    (((1U << GLB_WIFIPLL_DL_CTRL_12_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_12_POS)
#define GLB_WIFIPLL_DL_CTRL_12_UMSK   (~(((1U << GLB_WIFIPLL_DL_CTRL_12_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_12_POS))
#define GLB_WIFIPLL_DL_CTRL_10        GLB_WIFIPLL_DL_CTRL_10
#define GLB_WIFIPLL_DL_CTRL_10_POS    (21U)
#define GLB_WIFIPLL_DL_CTRL_10_LEN    (1U)
#define GLB_WIFIPLL_DL_CTRL_10_MSK    (((1U << GLB_WIFIPLL_DL_CTRL_10_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_10_POS)
#define GLB_WIFIPLL_DL_CTRL_10_UMSK   (~(((1U << GLB_WIFIPLL_DL_CTRL_10_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_10_POS))
#define GLB_WIFIPLL_DL_CTRL_8         GLB_WIFIPLL_DL_CTRL_8
#define GLB_WIFIPLL_DL_CTRL_8_POS     (22U)
#define GLB_WIFIPLL_DL_CTRL_8_LEN     (1U)
#define GLB_WIFIPLL_DL_CTRL_8_MSK     (((1U << GLB_WIFIPLL_DL_CTRL_8_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_8_POS)
#define GLB_WIFIPLL_DL_CTRL_8_UMSK    (~(((1U << GLB_WIFIPLL_DL_CTRL_8_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_8_POS))
#define GLB_WIFIPLL_DL_CTRL_6_RF      GLB_WIFIPLL_DL_CTRL_6_RF
#define GLB_WIFIPLL_DL_CTRL_6_RF_POS  (23U)
#define GLB_WIFIPLL_DL_CTRL_6_RF_LEN  (1U)
#define GLB_WIFIPLL_DL_CTRL_6_RF_MSK  (((1U << GLB_WIFIPLL_DL_CTRL_6_RF_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_6_RF_POS)
#define GLB_WIFIPLL_DL_CTRL_6_RF_UMSK (~(((1U << GLB_WIFIPLL_DL_CTRL_6_RF_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_6_RF_POS))
#define GLB_WIFIPLL_DL_CTRL_6         GLB_WIFIPLL_DL_CTRL_6
#define GLB_WIFIPLL_DL_CTRL_6_POS     (24U)
#define GLB_WIFIPLL_DL_CTRL_6_LEN     (1U)
#define GLB_WIFIPLL_DL_CTRL_6_MSK     (((1U << GLB_WIFIPLL_DL_CTRL_6_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_6_POS)
#define GLB_WIFIPLL_DL_CTRL_6_UMSK    (~(((1U << GLB_WIFIPLL_DL_CTRL_6_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_6_POS))
#define GLB_WIFIPLL_DL_CTRL_5         GLB_WIFIPLL_DL_CTRL_5
#define GLB_WIFIPLL_DL_CTRL_5_POS     (25U)
#define GLB_WIFIPLL_DL_CTRL_5_LEN     (1U)
#define GLB_WIFIPLL_DL_CTRL_5_MSK     (((1U << GLB_WIFIPLL_DL_CTRL_5_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_5_POS)
#define GLB_WIFIPLL_DL_CTRL_5_UMSK    (~(((1U << GLB_WIFIPLL_DL_CTRL_5_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_5_POS))
#define GLB_WIFIPLL_DL_CTRL_4         GLB_WIFIPLL_DL_CTRL_4
#define GLB_WIFIPLL_DL_CTRL_4_POS     (26U)
#define GLB_WIFIPLL_DL_CTRL_4_LEN     (1U)
#define GLB_WIFIPLL_DL_CTRL_4_MSK     (((1U << GLB_WIFIPLL_DL_CTRL_4_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_4_POS)
#define GLB_WIFIPLL_DL_CTRL_4_UMSK    (~(((1U << GLB_WIFIPLL_DL_CTRL_4_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_4_POS))
#define GLB_WIFIPLL_DL_CTRL_3_RF      GLB_WIFIPLL_DL_CTRL_3_RF
#define GLB_WIFIPLL_DL_CTRL_3_RF_POS  (27U)
#define GLB_WIFIPLL_DL_CTRL_3_RF_LEN  (1U)
#define GLB_WIFIPLL_DL_CTRL_3_RF_MSK  (((1U << GLB_WIFIPLL_DL_CTRL_3_RF_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_3_RF_POS)
#define GLB_WIFIPLL_DL_CTRL_3_RF_UMSK (~(((1U << GLB_WIFIPLL_DL_CTRL_3_RF_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_3_RF_POS))
#define GLB_WIFIPLL_DL_CTRL_3         GLB_WIFIPLL_DL_CTRL_3
#define GLB_WIFIPLL_DL_CTRL_3_POS     (28U)
#define GLB_WIFIPLL_DL_CTRL_3_LEN     (1U)
#define GLB_WIFIPLL_DL_CTRL_3_MSK     (((1U << GLB_WIFIPLL_DL_CTRL_3_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_3_POS)
#define GLB_WIFIPLL_DL_CTRL_3_UMSK    (~(((1U << GLB_WIFIPLL_DL_CTRL_3_LEN) - 1) << GLB_WIFIPLL_DL_CTRL_3_POS))

/* 0x884 : ldo18io */
#define GLB_LDO18IO_OFFSET            (0x884)
#define GLB_PU_LDO18IO                GLB_PU_LDO18IO
#define GLB_PU_LDO18IO_POS            (0U)
#define GLB_PU_LDO18IO_LEN            (1U)
#define GLB_PU_LDO18IO_MSK            (((1U << GLB_PU_LDO18IO_LEN) - 1) << GLB_PU_LDO18IO_POS)
#define GLB_PU_LDO18IO_UMSK           (~(((1U << GLB_PU_LDO18IO_LEN) - 1) << GLB_PU_LDO18IO_POS))
#define GLB_LDO18IO_BYPASS            GLB_LDO18IO_BYPASS
#define GLB_LDO18IO_BYPASS_POS        (1U)
#define GLB_LDO18IO_BYPASS_LEN        (1U)
#define GLB_LDO18IO_BYPASS_MSK        (((1U << GLB_LDO18IO_BYPASS_LEN) - 1) << GLB_LDO18IO_BYPASS_POS)
#define GLB_LDO18IO_BYPASS_UMSK       (~(((1U << GLB_LDO18IO_BYPASS_LEN) - 1) << GLB_LDO18IO_BYPASS_POS))
#define GLB_TEN_LDO18IO               GLB_TEN_LDO18IO
#define GLB_TEN_LDO18IO_POS           (2U)
#define GLB_TEN_LDO18IO_LEN           (1U)
#define GLB_TEN_LDO18IO_MSK           (((1U << GLB_TEN_LDO18IO_LEN) - 1) << GLB_TEN_LDO18IO_POS)
#define GLB_TEN_LDO18IO_UMSK          (~(((1U << GLB_TEN_LDO18IO_LEN) - 1) << GLB_TEN_LDO18IO_POS))
#define GLB_LDO18IO_OCP_OUT           GLB_LDO18IO_OCP_OUT
#define GLB_LDO18IO_OCP_OUT_POS       (3U)
#define GLB_LDO18IO_OCP_OUT_LEN       (1U)
#define GLB_LDO18IO_OCP_OUT_MSK       (((1U << GLB_LDO18IO_OCP_OUT_LEN) - 1) << GLB_LDO18IO_OCP_OUT_POS)
#define GLB_LDO18IO_OCP_OUT_UMSK      (~(((1U << GLB_LDO18IO_OCP_OUT_LEN) - 1) << GLB_LDO18IO_OCP_OUT_POS))
#define GLB_LDO18IO_BM                GLB_LDO18IO_BM
#define GLB_LDO18IO_BM_POS            (4U)
#define GLB_LDO18IO_BM_LEN            (3U)
#define GLB_LDO18IO_BM_MSK            (((1U << GLB_LDO18IO_BM_LEN) - 1) << GLB_LDO18IO_BM_POS)
#define GLB_LDO18IO_BM_UMSK           (~(((1U << GLB_LDO18IO_BM_LEN) - 1) << GLB_LDO18IO_BM_POS))
#define GLB_LDO18IO_CC                GLB_LDO18IO_CC
#define GLB_LDO18IO_CC_POS            (8U)
#define GLB_LDO18IO_CC_LEN            (3U)
#define GLB_LDO18IO_CC_MSK            (((1U << GLB_LDO18IO_CC_LEN) - 1) << GLB_LDO18IO_CC_POS)
#define GLB_LDO18IO_CC_UMSK           (~(((1U << GLB_LDO18IO_CC_LEN) - 1) << GLB_LDO18IO_CC_POS))
#define GLB_LDO18IO_OCP_TH            GLB_LDO18IO_OCP_TH
#define GLB_LDO18IO_OCP_TH_POS        (12U)
#define GLB_LDO18IO_OCP_TH_LEN        (3U)
#define GLB_LDO18IO_OCP_TH_MSK        (((1U << GLB_LDO18IO_OCP_TH_LEN) - 1) << GLB_LDO18IO_OCP_TH_POS)
#define GLB_LDO18IO_OCP_TH_UMSK       (~(((1U << GLB_LDO18IO_OCP_TH_LEN) - 1) << GLB_LDO18IO_OCP_TH_POS))
#define GLB_LDO18IO_OCP_EN            GLB_LDO18IO_OCP_EN
#define GLB_LDO18IO_OCP_EN_POS        (15U)
#define GLB_LDO18IO_OCP_EN_LEN        (1U)
#define GLB_LDO18IO_OCP_EN_MSK        (((1U << GLB_LDO18IO_OCP_EN_LEN) - 1) << GLB_LDO18IO_OCP_EN_POS)
#define GLB_LDO18IO_OCP_EN_UMSK       (~(((1U << GLB_LDO18IO_OCP_EN_LEN) - 1) << GLB_LDO18IO_OCP_EN_POS))
#define GLB_LDO18IO_PULLDOWN          GLB_LDO18IO_PULLDOWN
#define GLB_LDO18IO_PULLDOWN_POS      (16U)
#define GLB_LDO18IO_PULLDOWN_LEN      (1U)
#define GLB_LDO18IO_PULLDOWN_MSK      (((1U << GLB_LDO18IO_PULLDOWN_LEN) - 1) << GLB_LDO18IO_PULLDOWN_POS)
#define GLB_LDO18IO_PULLDOWN_UMSK     (~(((1U << GLB_LDO18IO_PULLDOWN_LEN) - 1) << GLB_LDO18IO_PULLDOWN_POS))
#define GLB_LDO18IO_PULLDOWN_SEL      GLB_LDO18IO_PULLDOWN_SEL
#define GLB_LDO18IO_PULLDOWN_SEL_POS  (17U)
#define GLB_LDO18IO_PULLDOWN_SEL_LEN  (1U)
#define GLB_LDO18IO_PULLDOWN_SEL_MSK  (((1U << GLB_LDO18IO_PULLDOWN_SEL_LEN) - 1) << GLB_LDO18IO_PULLDOWN_SEL_POS)
#define GLB_LDO18IO_PULLDOWN_SEL_UMSK (~(((1U << GLB_LDO18IO_PULLDOWN_SEL_LEN) - 1) << GLB_LDO18IO_PULLDOWN_SEL_POS))
#define GLB_LDO18IO_SSTART_DELAY      GLB_LDO18IO_SSTART_DELAY
#define GLB_LDO18IO_SSTART_DELAY_POS  (20U)
#define GLB_LDO18IO_SSTART_DELAY_LEN  (3U)
#define GLB_LDO18IO_SSTART_DELAY_MSK  (((1U << GLB_LDO18IO_SSTART_DELAY_LEN) - 1) << GLB_LDO18IO_SSTART_DELAY_POS)
#define GLB_LDO18IO_SSTART_DELAY_UMSK (~(((1U << GLB_LDO18IO_SSTART_DELAY_LEN) - 1) << GLB_LDO18IO_SSTART_DELAY_POS))
#define GLB_LDO18IO_SSTART_EN         GLB_LDO18IO_SSTART_EN
#define GLB_LDO18IO_SSTART_EN_POS     (23U)
#define GLB_LDO18IO_SSTART_EN_LEN     (1U)
#define GLB_LDO18IO_SSTART_EN_MSK     (((1U << GLB_LDO18IO_SSTART_EN_LEN) - 1) << GLB_LDO18IO_SSTART_EN_POS)
#define GLB_LDO18IO_SSTART_EN_UMSK    (~(((1U << GLB_LDO18IO_SSTART_EN_LEN) - 1) << GLB_LDO18IO_SSTART_EN_POS))
#define GLB_LDO18IO_VOUT_SEL          GLB_LDO18IO_VOUT_SEL
#define GLB_LDO18IO_VOUT_SEL_POS      (24U)
#define GLB_LDO18IO_VOUT_SEL_LEN      (4U)
#define GLB_LDO18IO_VOUT_SEL_MSK      (((1U << GLB_LDO18IO_VOUT_SEL_LEN) - 1) << GLB_LDO18IO_VOUT_SEL_POS)
#define GLB_LDO18IO_VOUT_SEL_UMSK     (~(((1U << GLB_LDO18IO_VOUT_SEL_LEN) - 1) << GLB_LDO18IO_VOUT_SEL_POS))
#define GLB_LDO18IO_VOUT_TRIM         GLB_LDO18IO_VOUT_TRIM
#define GLB_LDO18IO_VOUT_TRIM_POS     (28U)
#define GLB_LDO18IO_VOUT_TRIM_LEN     (4U)
#define GLB_LDO18IO_VOUT_TRIM_MSK     (((1U << GLB_LDO18IO_VOUT_TRIM_LEN) - 1) << GLB_LDO18IO_VOUT_TRIM_POS)
#define GLB_LDO18IO_VOUT_TRIM_UMSK    (~(((1U << GLB_LDO18IO_VOUT_TRIM_LEN) - 1) << GLB_LDO18IO_VOUT_TRIM_POS))

/* 0x8A4 : gauge */
#define GLB_GAUGE_OFFSET (0x8A4)

/* 0x8C4 : gpio_cfg0 */
#define GLB_GPIO_CFG0_OFFSET             (0x8C4)
#define GLB_REG_GPIO_0_IE                GLB_REG_GPIO_0_IE
#define GLB_REG_GPIO_0_IE_POS            (0U)
#define GLB_REG_GPIO_0_IE_LEN            (1U)
#define GLB_REG_GPIO_0_IE_MSK            (((1U << GLB_REG_GPIO_0_IE_LEN) - 1) << GLB_REG_GPIO_0_IE_POS)
#define GLB_REG_GPIO_0_IE_UMSK           (~(((1U << GLB_REG_GPIO_0_IE_LEN) - 1) << GLB_REG_GPIO_0_IE_POS))
#define GLB_REG_GPIO_0_SMT               GLB_REG_GPIO_0_SMT
#define GLB_REG_GPIO_0_SMT_POS           (1U)
#define GLB_REG_GPIO_0_SMT_LEN           (1U)
#define GLB_REG_GPIO_0_SMT_MSK           (((1U << GLB_REG_GPIO_0_SMT_LEN) - 1) << GLB_REG_GPIO_0_SMT_POS)
#define GLB_REG_GPIO_0_SMT_UMSK          (~(((1U << GLB_REG_GPIO_0_SMT_LEN) - 1) << GLB_REG_GPIO_0_SMT_POS))
#define GLB_REG_GPIO_0_DRV               GLB_REG_GPIO_0_DRV
#define GLB_REG_GPIO_0_DRV_POS           (2U)
#define GLB_REG_GPIO_0_DRV_LEN           (2U)
#define GLB_REG_GPIO_0_DRV_MSK           (((1U << GLB_REG_GPIO_0_DRV_LEN) - 1) << GLB_REG_GPIO_0_DRV_POS)
#define GLB_REG_GPIO_0_DRV_UMSK          (~(((1U << GLB_REG_GPIO_0_DRV_LEN) - 1) << GLB_REG_GPIO_0_DRV_POS))
#define GLB_REG_GPIO_0_PU                GLB_REG_GPIO_0_PU
#define GLB_REG_GPIO_0_PU_POS            (4U)
#define GLB_REG_GPIO_0_PU_LEN            (1U)
#define GLB_REG_GPIO_0_PU_MSK            (((1U << GLB_REG_GPIO_0_PU_LEN) - 1) << GLB_REG_GPIO_0_PU_POS)
#define GLB_REG_GPIO_0_PU_UMSK           (~(((1U << GLB_REG_GPIO_0_PU_LEN) - 1) << GLB_REG_GPIO_0_PU_POS))
#define GLB_REG_GPIO_0_PD                GLB_REG_GPIO_0_PD
#define GLB_REG_GPIO_0_PD_POS            (5U)
#define GLB_REG_GPIO_0_PD_LEN            (1U)
#define GLB_REG_GPIO_0_PD_MSK            (((1U << GLB_REG_GPIO_0_PD_LEN) - 1) << GLB_REG_GPIO_0_PD_POS)
#define GLB_REG_GPIO_0_PD_UMSK           (~(((1U << GLB_REG_GPIO_0_PD_LEN) - 1) << GLB_REG_GPIO_0_PD_POS))
#define GLB_REG_GPIO_0_OE                GLB_REG_GPIO_0_OE
#define GLB_REG_GPIO_0_OE_POS            (6U)
#define GLB_REG_GPIO_0_OE_LEN            (1U)
#define GLB_REG_GPIO_0_OE_MSK            (((1U << GLB_REG_GPIO_0_OE_LEN) - 1) << GLB_REG_GPIO_0_OE_POS)
#define GLB_REG_GPIO_0_OE_UMSK           (~(((1U << GLB_REG_GPIO_0_OE_LEN) - 1) << GLB_REG_GPIO_0_OE_POS))
#define GLB_REG_GPIO_0_FUNC_SEL          GLB_REG_GPIO_0_FUNC_SEL
#define GLB_REG_GPIO_0_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_0_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_0_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_0_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_0_FUNC_SEL_POS)
#define GLB_REG_GPIO_0_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_0_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_0_FUNC_SEL_POS))
#define GLB_REG_GPIO_0_INT_MODE_SET      GLB_REG_GPIO_0_INT_MODE_SET
#define GLB_REG_GPIO_0_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_0_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_0_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_0_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_0_INT_MODE_SET_POS)
#define GLB_REG_GPIO_0_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_0_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_0_INT_MODE_SET_POS))
#define GLB_REG_GPIO_0_INT_CLR           GLB_REG_GPIO_0_INT_CLR
#define GLB_REG_GPIO_0_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_0_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_0_INT_CLR_MSK       (((1U << GLB_REG_GPIO_0_INT_CLR_LEN) - 1) << GLB_REG_GPIO_0_INT_CLR_POS)
#define GLB_REG_GPIO_0_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_0_INT_CLR_LEN) - 1) << GLB_REG_GPIO_0_INT_CLR_POS))
#define GLB_GPIO_0_INT_STAT              GLB_GPIO_0_INT_STAT
#define GLB_GPIO_0_INT_STAT_POS          (21U)
#define GLB_GPIO_0_INT_STAT_LEN          (1U)
#define GLB_GPIO_0_INT_STAT_MSK          (((1U << GLB_GPIO_0_INT_STAT_LEN) - 1) << GLB_GPIO_0_INT_STAT_POS)
#define GLB_GPIO_0_INT_STAT_UMSK         (~(((1U << GLB_GPIO_0_INT_STAT_LEN) - 1) << GLB_GPIO_0_INT_STAT_POS))
#define GLB_REG_GPIO_0_INT_MASK          GLB_REG_GPIO_0_INT_MASK
#define GLB_REG_GPIO_0_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_0_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_0_INT_MASK_MSK      (((1U << GLB_REG_GPIO_0_INT_MASK_LEN) - 1) << GLB_REG_GPIO_0_INT_MASK_POS)
#define GLB_REG_GPIO_0_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_0_INT_MASK_LEN) - 1) << GLB_REG_GPIO_0_INT_MASK_POS))
#define GLB_REG_GPIO_0_O                 GLB_REG_GPIO_0_O
#define GLB_REG_GPIO_0_O_POS             (24U)
#define GLB_REG_GPIO_0_O_LEN             (1U)
#define GLB_REG_GPIO_0_O_MSK             (((1U << GLB_REG_GPIO_0_O_LEN) - 1) << GLB_REG_GPIO_0_O_POS)
#define GLB_REG_GPIO_0_O_UMSK            (~(((1U << GLB_REG_GPIO_0_O_LEN) - 1) << GLB_REG_GPIO_0_O_POS))
#define GLB_REG_GPIO_0_SET               GLB_REG_GPIO_0_SET
#define GLB_REG_GPIO_0_SET_POS           (25U)
#define GLB_REG_GPIO_0_SET_LEN           (1U)
#define GLB_REG_GPIO_0_SET_MSK           (((1U << GLB_REG_GPIO_0_SET_LEN) - 1) << GLB_REG_GPIO_0_SET_POS)
#define GLB_REG_GPIO_0_SET_UMSK          (~(((1U << GLB_REG_GPIO_0_SET_LEN) - 1) << GLB_REG_GPIO_0_SET_POS))
#define GLB_REG_GPIO_0_CLR               GLB_REG_GPIO_0_CLR
#define GLB_REG_GPIO_0_CLR_POS           (26U)
#define GLB_REG_GPIO_0_CLR_LEN           (1U)
#define GLB_REG_GPIO_0_CLR_MSK           (((1U << GLB_REG_GPIO_0_CLR_LEN) - 1) << GLB_REG_GPIO_0_CLR_POS)
#define GLB_REG_GPIO_0_CLR_UMSK          (~(((1U << GLB_REG_GPIO_0_CLR_LEN) - 1) << GLB_REG_GPIO_0_CLR_POS))
#define GLB_REG_GPIO_0_I                 GLB_REG_GPIO_0_I
#define GLB_REG_GPIO_0_I_POS             (28U)
#define GLB_REG_GPIO_0_I_LEN             (1U)
#define GLB_REG_GPIO_0_I_MSK             (((1U << GLB_REG_GPIO_0_I_LEN) - 1) << GLB_REG_GPIO_0_I_POS)
#define GLB_REG_GPIO_0_I_UMSK            (~(((1U << GLB_REG_GPIO_0_I_LEN) - 1) << GLB_REG_GPIO_0_I_POS))
#define GLB_REG_GPIO_0_MODE              GLB_REG_GPIO_0_MODE
#define GLB_REG_GPIO_0_MODE_POS          (30U)
#define GLB_REG_GPIO_0_MODE_LEN          (2U)
#define GLB_REG_GPIO_0_MODE_MSK          (((1U << GLB_REG_GPIO_0_MODE_LEN) - 1) << GLB_REG_GPIO_0_MODE_POS)
#define GLB_REG_GPIO_0_MODE_UMSK         (~(((1U << GLB_REG_GPIO_0_MODE_LEN) - 1) << GLB_REG_GPIO_0_MODE_POS))

/* 0x8C8 : gpio_cfg1 */
#define GLB_GPIO_CFG1_OFFSET             (0x8C8)
#define GLB_REG_GPIO_1_IE                GLB_REG_GPIO_1_IE
#define GLB_REG_GPIO_1_IE_POS            (0U)
#define GLB_REG_GPIO_1_IE_LEN            (1U)
#define GLB_REG_GPIO_1_IE_MSK            (((1U << GLB_REG_GPIO_1_IE_LEN) - 1) << GLB_REG_GPIO_1_IE_POS)
#define GLB_REG_GPIO_1_IE_UMSK           (~(((1U << GLB_REG_GPIO_1_IE_LEN) - 1) << GLB_REG_GPIO_1_IE_POS))
#define GLB_REG_GPIO_1_SMT               GLB_REG_GPIO_1_SMT
#define GLB_REG_GPIO_1_SMT_POS           (1U)
#define GLB_REG_GPIO_1_SMT_LEN           (1U)
#define GLB_REG_GPIO_1_SMT_MSK           (((1U << GLB_REG_GPIO_1_SMT_LEN) - 1) << GLB_REG_GPIO_1_SMT_POS)
#define GLB_REG_GPIO_1_SMT_UMSK          (~(((1U << GLB_REG_GPIO_1_SMT_LEN) - 1) << GLB_REG_GPIO_1_SMT_POS))
#define GLB_REG_GPIO_1_DRV               GLB_REG_GPIO_1_DRV
#define GLB_REG_GPIO_1_DRV_POS           (2U)
#define GLB_REG_GPIO_1_DRV_LEN           (2U)
#define GLB_REG_GPIO_1_DRV_MSK           (((1U << GLB_REG_GPIO_1_DRV_LEN) - 1) << GLB_REG_GPIO_1_DRV_POS)
#define GLB_REG_GPIO_1_DRV_UMSK          (~(((1U << GLB_REG_GPIO_1_DRV_LEN) - 1) << GLB_REG_GPIO_1_DRV_POS))
#define GLB_REG_GPIO_1_PU                GLB_REG_GPIO_1_PU
#define GLB_REG_GPIO_1_PU_POS            (4U)
#define GLB_REG_GPIO_1_PU_LEN            (1U)
#define GLB_REG_GPIO_1_PU_MSK            (((1U << GLB_REG_GPIO_1_PU_LEN) - 1) << GLB_REG_GPIO_1_PU_POS)
#define GLB_REG_GPIO_1_PU_UMSK           (~(((1U << GLB_REG_GPIO_1_PU_LEN) - 1) << GLB_REG_GPIO_1_PU_POS))
#define GLB_REG_GPIO_1_PD                GLB_REG_GPIO_1_PD
#define GLB_REG_GPIO_1_PD_POS            (5U)
#define GLB_REG_GPIO_1_PD_LEN            (1U)
#define GLB_REG_GPIO_1_PD_MSK            (((1U << GLB_REG_GPIO_1_PD_LEN) - 1) << GLB_REG_GPIO_1_PD_POS)
#define GLB_REG_GPIO_1_PD_UMSK           (~(((1U << GLB_REG_GPIO_1_PD_LEN) - 1) << GLB_REG_GPIO_1_PD_POS))
#define GLB_REG_GPIO_1_OE                GLB_REG_GPIO_1_OE
#define GLB_REG_GPIO_1_OE_POS            (6U)
#define GLB_REG_GPIO_1_OE_LEN            (1U)
#define GLB_REG_GPIO_1_OE_MSK            (((1U << GLB_REG_GPIO_1_OE_LEN) - 1) << GLB_REG_GPIO_1_OE_POS)
#define GLB_REG_GPIO_1_OE_UMSK           (~(((1U << GLB_REG_GPIO_1_OE_LEN) - 1) << GLB_REG_GPIO_1_OE_POS))
#define GLB_REG_GPIO_1_FUNC_SEL          GLB_REG_GPIO_1_FUNC_SEL
#define GLB_REG_GPIO_1_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_1_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_1_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_1_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_1_FUNC_SEL_POS)
#define GLB_REG_GPIO_1_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_1_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_1_FUNC_SEL_POS))
#define GLB_REG_GPIO_1_INT_MODE_SET      GLB_REG_GPIO_1_INT_MODE_SET
#define GLB_REG_GPIO_1_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_1_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_1_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_1_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_1_INT_MODE_SET_POS)
#define GLB_REG_GPIO_1_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_1_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_1_INT_MODE_SET_POS))
#define GLB_REG_GPIO_1_INT_CLR           GLB_REG_GPIO_1_INT_CLR
#define GLB_REG_GPIO_1_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_1_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_1_INT_CLR_MSK       (((1U << GLB_REG_GPIO_1_INT_CLR_LEN) - 1) << GLB_REG_GPIO_1_INT_CLR_POS)
#define GLB_REG_GPIO_1_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_1_INT_CLR_LEN) - 1) << GLB_REG_GPIO_1_INT_CLR_POS))
#define GLB_GPIO_1_INT_STAT              GLB_GPIO_1_INT_STAT
#define GLB_GPIO_1_INT_STAT_POS          (21U)
#define GLB_GPIO_1_INT_STAT_LEN          (1U)
#define GLB_GPIO_1_INT_STAT_MSK          (((1U << GLB_GPIO_1_INT_STAT_LEN) - 1) << GLB_GPIO_1_INT_STAT_POS)
#define GLB_GPIO_1_INT_STAT_UMSK         (~(((1U << GLB_GPIO_1_INT_STAT_LEN) - 1) << GLB_GPIO_1_INT_STAT_POS))
#define GLB_REG_GPIO_1_INT_MASK          GLB_REG_GPIO_1_INT_MASK
#define GLB_REG_GPIO_1_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_1_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_1_INT_MASK_MSK      (((1U << GLB_REG_GPIO_1_INT_MASK_LEN) - 1) << GLB_REG_GPIO_1_INT_MASK_POS)
#define GLB_REG_GPIO_1_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_1_INT_MASK_LEN) - 1) << GLB_REG_GPIO_1_INT_MASK_POS))
#define GLB_REG_GPIO_1_O                 GLB_REG_GPIO_1_O
#define GLB_REG_GPIO_1_O_POS             (24U)
#define GLB_REG_GPIO_1_O_LEN             (1U)
#define GLB_REG_GPIO_1_O_MSK             (((1U << GLB_REG_GPIO_1_O_LEN) - 1) << GLB_REG_GPIO_1_O_POS)
#define GLB_REG_GPIO_1_O_UMSK            (~(((1U << GLB_REG_GPIO_1_O_LEN) - 1) << GLB_REG_GPIO_1_O_POS))
#define GLB_REG_GPIO_1_SET               GLB_REG_GPIO_1_SET
#define GLB_REG_GPIO_1_SET_POS           (25U)
#define GLB_REG_GPIO_1_SET_LEN           (1U)
#define GLB_REG_GPIO_1_SET_MSK           (((1U << GLB_REG_GPIO_1_SET_LEN) - 1) << GLB_REG_GPIO_1_SET_POS)
#define GLB_REG_GPIO_1_SET_UMSK          (~(((1U << GLB_REG_GPIO_1_SET_LEN) - 1) << GLB_REG_GPIO_1_SET_POS))
#define GLB_REG_GPIO_1_CLR               GLB_REG_GPIO_1_CLR
#define GLB_REG_GPIO_1_CLR_POS           (26U)
#define GLB_REG_GPIO_1_CLR_LEN           (1U)
#define GLB_REG_GPIO_1_CLR_MSK           (((1U << GLB_REG_GPIO_1_CLR_LEN) - 1) << GLB_REG_GPIO_1_CLR_POS)
#define GLB_REG_GPIO_1_CLR_UMSK          (~(((1U << GLB_REG_GPIO_1_CLR_LEN) - 1) << GLB_REG_GPIO_1_CLR_POS))
#define GLB_REG_GPIO_1_I                 GLB_REG_GPIO_1_I
#define GLB_REG_GPIO_1_I_POS             (28U)
#define GLB_REG_GPIO_1_I_LEN             (1U)
#define GLB_REG_GPIO_1_I_MSK             (((1U << GLB_REG_GPIO_1_I_LEN) - 1) << GLB_REG_GPIO_1_I_POS)
#define GLB_REG_GPIO_1_I_UMSK            (~(((1U << GLB_REG_GPIO_1_I_LEN) - 1) << GLB_REG_GPIO_1_I_POS))
#define GLB_REG_GPIO_1_MODE              GLB_REG_GPIO_1_MODE
#define GLB_REG_GPIO_1_MODE_POS          (30U)
#define GLB_REG_GPIO_1_MODE_LEN          (2U)
#define GLB_REG_GPIO_1_MODE_MSK          (((1U << GLB_REG_GPIO_1_MODE_LEN) - 1) << GLB_REG_GPIO_1_MODE_POS)
#define GLB_REG_GPIO_1_MODE_UMSK         (~(((1U << GLB_REG_GPIO_1_MODE_LEN) - 1) << GLB_REG_GPIO_1_MODE_POS))

/* 0x8CC : gpio_cfg2 */
#define GLB_GPIO_CFG2_OFFSET             (0x8CC)
#define GLB_REG_GPIO_2_IE                GLB_REG_GPIO_2_IE
#define GLB_REG_GPIO_2_IE_POS            (0U)
#define GLB_REG_GPIO_2_IE_LEN            (1U)
#define GLB_REG_GPIO_2_IE_MSK            (((1U << GLB_REG_GPIO_2_IE_LEN) - 1) << GLB_REG_GPIO_2_IE_POS)
#define GLB_REG_GPIO_2_IE_UMSK           (~(((1U << GLB_REG_GPIO_2_IE_LEN) - 1) << GLB_REG_GPIO_2_IE_POS))
#define GLB_REG_GPIO_2_SMT               GLB_REG_GPIO_2_SMT
#define GLB_REG_GPIO_2_SMT_POS           (1U)
#define GLB_REG_GPIO_2_SMT_LEN           (1U)
#define GLB_REG_GPIO_2_SMT_MSK           (((1U << GLB_REG_GPIO_2_SMT_LEN) - 1) << GLB_REG_GPIO_2_SMT_POS)
#define GLB_REG_GPIO_2_SMT_UMSK          (~(((1U << GLB_REG_GPIO_2_SMT_LEN) - 1) << GLB_REG_GPIO_2_SMT_POS))
#define GLB_REG_GPIO_2_DRV               GLB_REG_GPIO_2_DRV
#define GLB_REG_GPIO_2_DRV_POS           (2U)
#define GLB_REG_GPIO_2_DRV_LEN           (2U)
#define GLB_REG_GPIO_2_DRV_MSK           (((1U << GLB_REG_GPIO_2_DRV_LEN) - 1) << GLB_REG_GPIO_2_DRV_POS)
#define GLB_REG_GPIO_2_DRV_UMSK          (~(((1U << GLB_REG_GPIO_2_DRV_LEN) - 1) << GLB_REG_GPIO_2_DRV_POS))
#define GLB_REG_GPIO_2_PU                GLB_REG_GPIO_2_PU
#define GLB_REG_GPIO_2_PU_POS            (4U)
#define GLB_REG_GPIO_2_PU_LEN            (1U)
#define GLB_REG_GPIO_2_PU_MSK            (((1U << GLB_REG_GPIO_2_PU_LEN) - 1) << GLB_REG_GPIO_2_PU_POS)
#define GLB_REG_GPIO_2_PU_UMSK           (~(((1U << GLB_REG_GPIO_2_PU_LEN) - 1) << GLB_REG_GPIO_2_PU_POS))
#define GLB_REG_GPIO_2_PD                GLB_REG_GPIO_2_PD
#define GLB_REG_GPIO_2_PD_POS            (5U)
#define GLB_REG_GPIO_2_PD_LEN            (1U)
#define GLB_REG_GPIO_2_PD_MSK            (((1U << GLB_REG_GPIO_2_PD_LEN) - 1) << GLB_REG_GPIO_2_PD_POS)
#define GLB_REG_GPIO_2_PD_UMSK           (~(((1U << GLB_REG_GPIO_2_PD_LEN) - 1) << GLB_REG_GPIO_2_PD_POS))
#define GLB_REG_GPIO_2_OE                GLB_REG_GPIO_2_OE
#define GLB_REG_GPIO_2_OE_POS            (6U)
#define GLB_REG_GPIO_2_OE_LEN            (1U)
#define GLB_REG_GPIO_2_OE_MSK            (((1U << GLB_REG_GPIO_2_OE_LEN) - 1) << GLB_REG_GPIO_2_OE_POS)
#define GLB_REG_GPIO_2_OE_UMSK           (~(((1U << GLB_REG_GPIO_2_OE_LEN) - 1) << GLB_REG_GPIO_2_OE_POS))
#define GLB_REG_GPIO_2_FUNC_SEL          GLB_REG_GPIO_2_FUNC_SEL
#define GLB_REG_GPIO_2_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_2_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_2_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_2_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_2_FUNC_SEL_POS)
#define GLB_REG_GPIO_2_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_2_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_2_FUNC_SEL_POS))
#define GLB_REG_GPIO_2_INT_MODE_SET      GLB_REG_GPIO_2_INT_MODE_SET
#define GLB_REG_GPIO_2_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_2_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_2_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_2_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_2_INT_MODE_SET_POS)
#define GLB_REG_GPIO_2_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_2_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_2_INT_MODE_SET_POS))
#define GLB_REG_GPIO_2_INT_CLR           GLB_REG_GPIO_2_INT_CLR
#define GLB_REG_GPIO_2_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_2_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_2_INT_CLR_MSK       (((1U << GLB_REG_GPIO_2_INT_CLR_LEN) - 1) << GLB_REG_GPIO_2_INT_CLR_POS)
#define GLB_REG_GPIO_2_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_2_INT_CLR_LEN) - 1) << GLB_REG_GPIO_2_INT_CLR_POS))
#define GLB_GPIO_2_INT_STAT              GLB_GPIO_2_INT_STAT
#define GLB_GPIO_2_INT_STAT_POS          (21U)
#define GLB_GPIO_2_INT_STAT_LEN          (1U)
#define GLB_GPIO_2_INT_STAT_MSK          (((1U << GLB_GPIO_2_INT_STAT_LEN) - 1) << GLB_GPIO_2_INT_STAT_POS)
#define GLB_GPIO_2_INT_STAT_UMSK         (~(((1U << GLB_GPIO_2_INT_STAT_LEN) - 1) << GLB_GPIO_2_INT_STAT_POS))
#define GLB_REG_GPIO_2_INT_MASK          GLB_REG_GPIO_2_INT_MASK
#define GLB_REG_GPIO_2_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_2_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_2_INT_MASK_MSK      (((1U << GLB_REG_GPIO_2_INT_MASK_LEN) - 1) << GLB_REG_GPIO_2_INT_MASK_POS)
#define GLB_REG_GPIO_2_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_2_INT_MASK_LEN) - 1) << GLB_REG_GPIO_2_INT_MASK_POS))
#define GLB_REG_GPIO_2_O                 GLB_REG_GPIO_2_O
#define GLB_REG_GPIO_2_O_POS             (24U)
#define GLB_REG_GPIO_2_O_LEN             (1U)
#define GLB_REG_GPIO_2_O_MSK             (((1U << GLB_REG_GPIO_2_O_LEN) - 1) << GLB_REG_GPIO_2_O_POS)
#define GLB_REG_GPIO_2_O_UMSK            (~(((1U << GLB_REG_GPIO_2_O_LEN) - 1) << GLB_REG_GPIO_2_O_POS))
#define GLB_REG_GPIO_2_SET               GLB_REG_GPIO_2_SET
#define GLB_REG_GPIO_2_SET_POS           (25U)
#define GLB_REG_GPIO_2_SET_LEN           (1U)
#define GLB_REG_GPIO_2_SET_MSK           (((1U << GLB_REG_GPIO_2_SET_LEN) - 1) << GLB_REG_GPIO_2_SET_POS)
#define GLB_REG_GPIO_2_SET_UMSK          (~(((1U << GLB_REG_GPIO_2_SET_LEN) - 1) << GLB_REG_GPIO_2_SET_POS))
#define GLB_REG_GPIO_2_CLR               GLB_REG_GPIO_2_CLR
#define GLB_REG_GPIO_2_CLR_POS           (26U)
#define GLB_REG_GPIO_2_CLR_LEN           (1U)
#define GLB_REG_GPIO_2_CLR_MSK           (((1U << GLB_REG_GPIO_2_CLR_LEN) - 1) << GLB_REG_GPIO_2_CLR_POS)
#define GLB_REG_GPIO_2_CLR_UMSK          (~(((1U << GLB_REG_GPIO_2_CLR_LEN) - 1) << GLB_REG_GPIO_2_CLR_POS))
#define GLB_REG_GPIO_2_I                 GLB_REG_GPIO_2_I
#define GLB_REG_GPIO_2_I_POS             (28U)
#define GLB_REG_GPIO_2_I_LEN             (1U)
#define GLB_REG_GPIO_2_I_MSK             (((1U << GLB_REG_GPIO_2_I_LEN) - 1) << GLB_REG_GPIO_2_I_POS)
#define GLB_REG_GPIO_2_I_UMSK            (~(((1U << GLB_REG_GPIO_2_I_LEN) - 1) << GLB_REG_GPIO_2_I_POS))
#define GLB_REG_GPIO_2_MODE              GLB_REG_GPIO_2_MODE
#define GLB_REG_GPIO_2_MODE_POS          (30U)
#define GLB_REG_GPIO_2_MODE_LEN          (2U)
#define GLB_REG_GPIO_2_MODE_MSK          (((1U << GLB_REG_GPIO_2_MODE_LEN) - 1) << GLB_REG_GPIO_2_MODE_POS)
#define GLB_REG_GPIO_2_MODE_UMSK         (~(((1U << GLB_REG_GPIO_2_MODE_LEN) - 1) << GLB_REG_GPIO_2_MODE_POS))

/* 0x8D0 : gpio_cfg3 */
#define GLB_GPIO_CFG3_OFFSET             (0x8D0)
#define GLB_REG_GPIO_3_IE                GLB_REG_GPIO_3_IE
#define GLB_REG_GPIO_3_IE_POS            (0U)
#define GLB_REG_GPIO_3_IE_LEN            (1U)
#define GLB_REG_GPIO_3_IE_MSK            (((1U << GLB_REG_GPIO_3_IE_LEN) - 1) << GLB_REG_GPIO_3_IE_POS)
#define GLB_REG_GPIO_3_IE_UMSK           (~(((1U << GLB_REG_GPIO_3_IE_LEN) - 1) << GLB_REG_GPIO_3_IE_POS))
#define GLB_REG_GPIO_3_SMT               GLB_REG_GPIO_3_SMT
#define GLB_REG_GPIO_3_SMT_POS           (1U)
#define GLB_REG_GPIO_3_SMT_LEN           (1U)
#define GLB_REG_GPIO_3_SMT_MSK           (((1U << GLB_REG_GPIO_3_SMT_LEN) - 1) << GLB_REG_GPIO_3_SMT_POS)
#define GLB_REG_GPIO_3_SMT_UMSK          (~(((1U << GLB_REG_GPIO_3_SMT_LEN) - 1) << GLB_REG_GPIO_3_SMT_POS))
#define GLB_REG_GPIO_3_DRV               GLB_REG_GPIO_3_DRV
#define GLB_REG_GPIO_3_DRV_POS           (2U)
#define GLB_REG_GPIO_3_DRV_LEN           (2U)
#define GLB_REG_GPIO_3_DRV_MSK           (((1U << GLB_REG_GPIO_3_DRV_LEN) - 1) << GLB_REG_GPIO_3_DRV_POS)
#define GLB_REG_GPIO_3_DRV_UMSK          (~(((1U << GLB_REG_GPIO_3_DRV_LEN) - 1) << GLB_REG_GPIO_3_DRV_POS))
#define GLB_REG_GPIO_3_PU                GLB_REG_GPIO_3_PU
#define GLB_REG_GPIO_3_PU_POS            (4U)
#define GLB_REG_GPIO_3_PU_LEN            (1U)
#define GLB_REG_GPIO_3_PU_MSK            (((1U << GLB_REG_GPIO_3_PU_LEN) - 1) << GLB_REG_GPIO_3_PU_POS)
#define GLB_REG_GPIO_3_PU_UMSK           (~(((1U << GLB_REG_GPIO_3_PU_LEN) - 1) << GLB_REG_GPIO_3_PU_POS))
#define GLB_REG_GPIO_3_PD                GLB_REG_GPIO_3_PD
#define GLB_REG_GPIO_3_PD_POS            (5U)
#define GLB_REG_GPIO_3_PD_LEN            (1U)
#define GLB_REG_GPIO_3_PD_MSK            (((1U << GLB_REG_GPIO_3_PD_LEN) - 1) << GLB_REG_GPIO_3_PD_POS)
#define GLB_REG_GPIO_3_PD_UMSK           (~(((1U << GLB_REG_GPIO_3_PD_LEN) - 1) << GLB_REG_GPIO_3_PD_POS))
#define GLB_REG_GPIO_3_OE                GLB_REG_GPIO_3_OE
#define GLB_REG_GPIO_3_OE_POS            (6U)
#define GLB_REG_GPIO_3_OE_LEN            (1U)
#define GLB_REG_GPIO_3_OE_MSK            (((1U << GLB_REG_GPIO_3_OE_LEN) - 1) << GLB_REG_GPIO_3_OE_POS)
#define GLB_REG_GPIO_3_OE_UMSK           (~(((1U << GLB_REG_GPIO_3_OE_LEN) - 1) << GLB_REG_GPIO_3_OE_POS))
#define GLB_REG_GPIO_3_FUNC_SEL          GLB_REG_GPIO_3_FUNC_SEL
#define GLB_REG_GPIO_3_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_3_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_3_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_3_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_3_FUNC_SEL_POS)
#define GLB_REG_GPIO_3_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_3_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_3_FUNC_SEL_POS))
#define GLB_REG_GPIO_3_INT_MODE_SET      GLB_REG_GPIO_3_INT_MODE_SET
#define GLB_REG_GPIO_3_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_3_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_3_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_3_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_3_INT_MODE_SET_POS)
#define GLB_REG_GPIO_3_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_3_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_3_INT_MODE_SET_POS))
#define GLB_REG_GPIO_3_INT_CLR           GLB_REG_GPIO_3_INT_CLR
#define GLB_REG_GPIO_3_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_3_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_3_INT_CLR_MSK       (((1U << GLB_REG_GPIO_3_INT_CLR_LEN) - 1) << GLB_REG_GPIO_3_INT_CLR_POS)
#define GLB_REG_GPIO_3_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_3_INT_CLR_LEN) - 1) << GLB_REG_GPIO_3_INT_CLR_POS))
#define GLB_GPIO_3_INT_STAT              GLB_GPIO_3_INT_STAT
#define GLB_GPIO_3_INT_STAT_POS          (21U)
#define GLB_GPIO_3_INT_STAT_LEN          (1U)
#define GLB_GPIO_3_INT_STAT_MSK          (((1U << GLB_GPIO_3_INT_STAT_LEN) - 1) << GLB_GPIO_3_INT_STAT_POS)
#define GLB_GPIO_3_INT_STAT_UMSK         (~(((1U << GLB_GPIO_3_INT_STAT_LEN) - 1) << GLB_GPIO_3_INT_STAT_POS))
#define GLB_REG_GPIO_3_INT_MASK          GLB_REG_GPIO_3_INT_MASK
#define GLB_REG_GPIO_3_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_3_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_3_INT_MASK_MSK      (((1U << GLB_REG_GPIO_3_INT_MASK_LEN) - 1) << GLB_REG_GPIO_3_INT_MASK_POS)
#define GLB_REG_GPIO_3_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_3_INT_MASK_LEN) - 1) << GLB_REG_GPIO_3_INT_MASK_POS))
#define GLB_REG_GPIO_3_O                 GLB_REG_GPIO_3_O
#define GLB_REG_GPIO_3_O_POS             (24U)
#define GLB_REG_GPIO_3_O_LEN             (1U)
#define GLB_REG_GPIO_3_O_MSK             (((1U << GLB_REG_GPIO_3_O_LEN) - 1) << GLB_REG_GPIO_3_O_POS)
#define GLB_REG_GPIO_3_O_UMSK            (~(((1U << GLB_REG_GPIO_3_O_LEN) - 1) << GLB_REG_GPIO_3_O_POS))
#define GLB_REG_GPIO_3_SET               GLB_REG_GPIO_3_SET
#define GLB_REG_GPIO_3_SET_POS           (25U)
#define GLB_REG_GPIO_3_SET_LEN           (1U)
#define GLB_REG_GPIO_3_SET_MSK           (((1U << GLB_REG_GPIO_3_SET_LEN) - 1) << GLB_REG_GPIO_3_SET_POS)
#define GLB_REG_GPIO_3_SET_UMSK          (~(((1U << GLB_REG_GPIO_3_SET_LEN) - 1) << GLB_REG_GPIO_3_SET_POS))
#define GLB_REG_GPIO_3_CLR               GLB_REG_GPIO_3_CLR
#define GLB_REG_GPIO_3_CLR_POS           (26U)
#define GLB_REG_GPIO_3_CLR_LEN           (1U)
#define GLB_REG_GPIO_3_CLR_MSK           (((1U << GLB_REG_GPIO_3_CLR_LEN) - 1) << GLB_REG_GPIO_3_CLR_POS)
#define GLB_REG_GPIO_3_CLR_UMSK          (~(((1U << GLB_REG_GPIO_3_CLR_LEN) - 1) << GLB_REG_GPIO_3_CLR_POS))
#define GLB_REG_GPIO_3_I                 GLB_REG_GPIO_3_I
#define GLB_REG_GPIO_3_I_POS             (28U)
#define GLB_REG_GPIO_3_I_LEN             (1U)
#define GLB_REG_GPIO_3_I_MSK             (((1U << GLB_REG_GPIO_3_I_LEN) - 1) << GLB_REG_GPIO_3_I_POS)
#define GLB_REG_GPIO_3_I_UMSK            (~(((1U << GLB_REG_GPIO_3_I_LEN) - 1) << GLB_REG_GPIO_3_I_POS))
#define GLB_REG_GPIO_3_MODE              GLB_REG_GPIO_3_MODE
#define GLB_REG_GPIO_3_MODE_POS          (30U)
#define GLB_REG_GPIO_3_MODE_LEN          (2U)
#define GLB_REG_GPIO_3_MODE_MSK          (((1U << GLB_REG_GPIO_3_MODE_LEN) - 1) << GLB_REG_GPIO_3_MODE_POS)
#define GLB_REG_GPIO_3_MODE_UMSK         (~(((1U << GLB_REG_GPIO_3_MODE_LEN) - 1) << GLB_REG_GPIO_3_MODE_POS))

/* 0x8D4 : gpio_cfg4 */
#define GLB_GPIO_CFG4_OFFSET             (0x8D4)
#define GLB_REG_GPIO_4_IE                GLB_REG_GPIO_4_IE
#define GLB_REG_GPIO_4_IE_POS            (0U)
#define GLB_REG_GPIO_4_IE_LEN            (1U)
#define GLB_REG_GPIO_4_IE_MSK            (((1U << GLB_REG_GPIO_4_IE_LEN) - 1) << GLB_REG_GPIO_4_IE_POS)
#define GLB_REG_GPIO_4_IE_UMSK           (~(((1U << GLB_REG_GPIO_4_IE_LEN) - 1) << GLB_REG_GPIO_4_IE_POS))
#define GLB_REG_GPIO_4_SMT               GLB_REG_GPIO_4_SMT
#define GLB_REG_GPIO_4_SMT_POS           (1U)
#define GLB_REG_GPIO_4_SMT_LEN           (1U)
#define GLB_REG_GPIO_4_SMT_MSK           (((1U << GLB_REG_GPIO_4_SMT_LEN) - 1) << GLB_REG_GPIO_4_SMT_POS)
#define GLB_REG_GPIO_4_SMT_UMSK          (~(((1U << GLB_REG_GPIO_4_SMT_LEN) - 1) << GLB_REG_GPIO_4_SMT_POS))
#define GLB_REG_GPIO_4_DRV               GLB_REG_GPIO_4_DRV
#define GLB_REG_GPIO_4_DRV_POS           (2U)
#define GLB_REG_GPIO_4_DRV_LEN           (2U)
#define GLB_REG_GPIO_4_DRV_MSK           (((1U << GLB_REG_GPIO_4_DRV_LEN) - 1) << GLB_REG_GPIO_4_DRV_POS)
#define GLB_REG_GPIO_4_DRV_UMSK          (~(((1U << GLB_REG_GPIO_4_DRV_LEN) - 1) << GLB_REG_GPIO_4_DRV_POS))
#define GLB_REG_GPIO_4_PU                GLB_REG_GPIO_4_PU
#define GLB_REG_GPIO_4_PU_POS            (4U)
#define GLB_REG_GPIO_4_PU_LEN            (1U)
#define GLB_REG_GPIO_4_PU_MSK            (((1U << GLB_REG_GPIO_4_PU_LEN) - 1) << GLB_REG_GPIO_4_PU_POS)
#define GLB_REG_GPIO_4_PU_UMSK           (~(((1U << GLB_REG_GPIO_4_PU_LEN) - 1) << GLB_REG_GPIO_4_PU_POS))
#define GLB_REG_GPIO_4_PD                GLB_REG_GPIO_4_PD
#define GLB_REG_GPIO_4_PD_POS            (5U)
#define GLB_REG_GPIO_4_PD_LEN            (1U)
#define GLB_REG_GPIO_4_PD_MSK            (((1U << GLB_REG_GPIO_4_PD_LEN) - 1) << GLB_REG_GPIO_4_PD_POS)
#define GLB_REG_GPIO_4_PD_UMSK           (~(((1U << GLB_REG_GPIO_4_PD_LEN) - 1) << GLB_REG_GPIO_4_PD_POS))
#define GLB_REG_GPIO_4_OE                GLB_REG_GPIO_4_OE
#define GLB_REG_GPIO_4_OE_POS            (6U)
#define GLB_REG_GPIO_4_OE_LEN            (1U)
#define GLB_REG_GPIO_4_OE_MSK            (((1U << GLB_REG_GPIO_4_OE_LEN) - 1) << GLB_REG_GPIO_4_OE_POS)
#define GLB_REG_GPIO_4_OE_UMSK           (~(((1U << GLB_REG_GPIO_4_OE_LEN) - 1) << GLB_REG_GPIO_4_OE_POS))
#define GLB_REG_GPIO_4_FUNC_SEL          GLB_REG_GPIO_4_FUNC_SEL
#define GLB_REG_GPIO_4_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_4_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_4_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_4_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_4_FUNC_SEL_POS)
#define GLB_REG_GPIO_4_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_4_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_4_FUNC_SEL_POS))
#define GLB_REG_GPIO_4_INT_MODE_SET      GLB_REG_GPIO_4_INT_MODE_SET
#define GLB_REG_GPIO_4_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_4_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_4_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_4_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_4_INT_MODE_SET_POS)
#define GLB_REG_GPIO_4_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_4_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_4_INT_MODE_SET_POS))
#define GLB_REG_GPIO_4_INT_CLR           GLB_REG_GPIO_4_INT_CLR
#define GLB_REG_GPIO_4_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_4_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_4_INT_CLR_MSK       (((1U << GLB_REG_GPIO_4_INT_CLR_LEN) - 1) << GLB_REG_GPIO_4_INT_CLR_POS)
#define GLB_REG_GPIO_4_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_4_INT_CLR_LEN) - 1) << GLB_REG_GPIO_4_INT_CLR_POS))
#define GLB_GPIO_4_INT_STAT              GLB_GPIO_4_INT_STAT
#define GLB_GPIO_4_INT_STAT_POS          (21U)
#define GLB_GPIO_4_INT_STAT_LEN          (1U)
#define GLB_GPIO_4_INT_STAT_MSK          (((1U << GLB_GPIO_4_INT_STAT_LEN) - 1) << GLB_GPIO_4_INT_STAT_POS)
#define GLB_GPIO_4_INT_STAT_UMSK         (~(((1U << GLB_GPIO_4_INT_STAT_LEN) - 1) << GLB_GPIO_4_INT_STAT_POS))
#define GLB_REG_GPIO_4_INT_MASK          GLB_REG_GPIO_4_INT_MASK
#define GLB_REG_GPIO_4_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_4_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_4_INT_MASK_MSK      (((1U << GLB_REG_GPIO_4_INT_MASK_LEN) - 1) << GLB_REG_GPIO_4_INT_MASK_POS)
#define GLB_REG_GPIO_4_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_4_INT_MASK_LEN) - 1) << GLB_REG_GPIO_4_INT_MASK_POS))
#define GLB_REG_GPIO_4_O                 GLB_REG_GPIO_4_O
#define GLB_REG_GPIO_4_O_POS             (24U)
#define GLB_REG_GPIO_4_O_LEN             (1U)
#define GLB_REG_GPIO_4_O_MSK             (((1U << GLB_REG_GPIO_4_O_LEN) - 1) << GLB_REG_GPIO_4_O_POS)
#define GLB_REG_GPIO_4_O_UMSK            (~(((1U << GLB_REG_GPIO_4_O_LEN) - 1) << GLB_REG_GPIO_4_O_POS))
#define GLB_REG_GPIO_4_SET               GLB_REG_GPIO_4_SET
#define GLB_REG_GPIO_4_SET_POS           (25U)
#define GLB_REG_GPIO_4_SET_LEN           (1U)
#define GLB_REG_GPIO_4_SET_MSK           (((1U << GLB_REG_GPIO_4_SET_LEN) - 1) << GLB_REG_GPIO_4_SET_POS)
#define GLB_REG_GPIO_4_SET_UMSK          (~(((1U << GLB_REG_GPIO_4_SET_LEN) - 1) << GLB_REG_GPIO_4_SET_POS))
#define GLB_REG_GPIO_4_CLR               GLB_REG_GPIO_4_CLR
#define GLB_REG_GPIO_4_CLR_POS           (26U)
#define GLB_REG_GPIO_4_CLR_LEN           (1U)
#define GLB_REG_GPIO_4_CLR_MSK           (((1U << GLB_REG_GPIO_4_CLR_LEN) - 1) << GLB_REG_GPIO_4_CLR_POS)
#define GLB_REG_GPIO_4_CLR_UMSK          (~(((1U << GLB_REG_GPIO_4_CLR_LEN) - 1) << GLB_REG_GPIO_4_CLR_POS))
#define GLB_REG_GPIO_4_I                 GLB_REG_GPIO_4_I
#define GLB_REG_GPIO_4_I_POS             (28U)
#define GLB_REG_GPIO_4_I_LEN             (1U)
#define GLB_REG_GPIO_4_I_MSK             (((1U << GLB_REG_GPIO_4_I_LEN) - 1) << GLB_REG_GPIO_4_I_POS)
#define GLB_REG_GPIO_4_I_UMSK            (~(((1U << GLB_REG_GPIO_4_I_LEN) - 1) << GLB_REG_GPIO_4_I_POS))
#define GLB_REG_GPIO_4_MODE              GLB_REG_GPIO_4_MODE
#define GLB_REG_GPIO_4_MODE_POS          (30U)
#define GLB_REG_GPIO_4_MODE_LEN          (2U)
#define GLB_REG_GPIO_4_MODE_MSK          (((1U << GLB_REG_GPIO_4_MODE_LEN) - 1) << GLB_REG_GPIO_4_MODE_POS)
#define GLB_REG_GPIO_4_MODE_UMSK         (~(((1U << GLB_REG_GPIO_4_MODE_LEN) - 1) << GLB_REG_GPIO_4_MODE_POS))

/* 0x8D8 : gpio_cfg5 */
#define GLB_GPIO_CFG5_OFFSET             (0x8D8)
#define GLB_REG_GPIO_5_IE                GLB_REG_GPIO_5_IE
#define GLB_REG_GPIO_5_IE_POS            (0U)
#define GLB_REG_GPIO_5_IE_LEN            (1U)
#define GLB_REG_GPIO_5_IE_MSK            (((1U << GLB_REG_GPIO_5_IE_LEN) - 1) << GLB_REG_GPIO_5_IE_POS)
#define GLB_REG_GPIO_5_IE_UMSK           (~(((1U << GLB_REG_GPIO_5_IE_LEN) - 1) << GLB_REG_GPIO_5_IE_POS))
#define GLB_REG_GPIO_5_SMT               GLB_REG_GPIO_5_SMT
#define GLB_REG_GPIO_5_SMT_POS           (1U)
#define GLB_REG_GPIO_5_SMT_LEN           (1U)
#define GLB_REG_GPIO_5_SMT_MSK           (((1U << GLB_REG_GPIO_5_SMT_LEN) - 1) << GLB_REG_GPIO_5_SMT_POS)
#define GLB_REG_GPIO_5_SMT_UMSK          (~(((1U << GLB_REG_GPIO_5_SMT_LEN) - 1) << GLB_REG_GPIO_5_SMT_POS))
#define GLB_REG_GPIO_5_DRV               GLB_REG_GPIO_5_DRV
#define GLB_REG_GPIO_5_DRV_POS           (2U)
#define GLB_REG_GPIO_5_DRV_LEN           (2U)
#define GLB_REG_GPIO_5_DRV_MSK           (((1U << GLB_REG_GPIO_5_DRV_LEN) - 1) << GLB_REG_GPIO_5_DRV_POS)
#define GLB_REG_GPIO_5_DRV_UMSK          (~(((1U << GLB_REG_GPIO_5_DRV_LEN) - 1) << GLB_REG_GPIO_5_DRV_POS))
#define GLB_REG_GPIO_5_PU                GLB_REG_GPIO_5_PU
#define GLB_REG_GPIO_5_PU_POS            (4U)
#define GLB_REG_GPIO_5_PU_LEN            (1U)
#define GLB_REG_GPIO_5_PU_MSK            (((1U << GLB_REG_GPIO_5_PU_LEN) - 1) << GLB_REG_GPIO_5_PU_POS)
#define GLB_REG_GPIO_5_PU_UMSK           (~(((1U << GLB_REG_GPIO_5_PU_LEN) - 1) << GLB_REG_GPIO_5_PU_POS))
#define GLB_REG_GPIO_5_PD                GLB_REG_GPIO_5_PD
#define GLB_REG_GPIO_5_PD_POS            (5U)
#define GLB_REG_GPIO_5_PD_LEN            (1U)
#define GLB_REG_GPIO_5_PD_MSK            (((1U << GLB_REG_GPIO_5_PD_LEN) - 1) << GLB_REG_GPIO_5_PD_POS)
#define GLB_REG_GPIO_5_PD_UMSK           (~(((1U << GLB_REG_GPIO_5_PD_LEN) - 1) << GLB_REG_GPIO_5_PD_POS))
#define GLB_REG_GPIO_5_OE                GLB_REG_GPIO_5_OE
#define GLB_REG_GPIO_5_OE_POS            (6U)
#define GLB_REG_GPIO_5_OE_LEN            (1U)
#define GLB_REG_GPIO_5_OE_MSK            (((1U << GLB_REG_GPIO_5_OE_LEN) - 1) << GLB_REG_GPIO_5_OE_POS)
#define GLB_REG_GPIO_5_OE_UMSK           (~(((1U << GLB_REG_GPIO_5_OE_LEN) - 1) << GLB_REG_GPIO_5_OE_POS))
#define GLB_REG_GPIO_5_FUNC_SEL          GLB_REG_GPIO_5_FUNC_SEL
#define GLB_REG_GPIO_5_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_5_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_5_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_5_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_5_FUNC_SEL_POS)
#define GLB_REG_GPIO_5_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_5_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_5_FUNC_SEL_POS))
#define GLB_REG_GPIO_5_INT_MODE_SET      GLB_REG_GPIO_5_INT_MODE_SET
#define GLB_REG_GPIO_5_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_5_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_5_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_5_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_5_INT_MODE_SET_POS)
#define GLB_REG_GPIO_5_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_5_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_5_INT_MODE_SET_POS))
#define GLB_REG_GPIO_5_INT_CLR           GLB_REG_GPIO_5_INT_CLR
#define GLB_REG_GPIO_5_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_5_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_5_INT_CLR_MSK       (((1U << GLB_REG_GPIO_5_INT_CLR_LEN) - 1) << GLB_REG_GPIO_5_INT_CLR_POS)
#define GLB_REG_GPIO_5_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_5_INT_CLR_LEN) - 1) << GLB_REG_GPIO_5_INT_CLR_POS))
#define GLB_GPIO_5_INT_STAT              GLB_GPIO_5_INT_STAT
#define GLB_GPIO_5_INT_STAT_POS          (21U)
#define GLB_GPIO_5_INT_STAT_LEN          (1U)
#define GLB_GPIO_5_INT_STAT_MSK          (((1U << GLB_GPIO_5_INT_STAT_LEN) - 1) << GLB_GPIO_5_INT_STAT_POS)
#define GLB_GPIO_5_INT_STAT_UMSK         (~(((1U << GLB_GPIO_5_INT_STAT_LEN) - 1) << GLB_GPIO_5_INT_STAT_POS))
#define GLB_REG_GPIO_5_INT_MASK          GLB_REG_GPIO_5_INT_MASK
#define GLB_REG_GPIO_5_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_5_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_5_INT_MASK_MSK      (((1U << GLB_REG_GPIO_5_INT_MASK_LEN) - 1) << GLB_REG_GPIO_5_INT_MASK_POS)
#define GLB_REG_GPIO_5_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_5_INT_MASK_LEN) - 1) << GLB_REG_GPIO_5_INT_MASK_POS))
#define GLB_REG_GPIO_5_O                 GLB_REG_GPIO_5_O
#define GLB_REG_GPIO_5_O_POS             (24U)
#define GLB_REG_GPIO_5_O_LEN             (1U)
#define GLB_REG_GPIO_5_O_MSK             (((1U << GLB_REG_GPIO_5_O_LEN) - 1) << GLB_REG_GPIO_5_O_POS)
#define GLB_REG_GPIO_5_O_UMSK            (~(((1U << GLB_REG_GPIO_5_O_LEN) - 1) << GLB_REG_GPIO_5_O_POS))
#define GLB_REG_GPIO_5_SET               GLB_REG_GPIO_5_SET
#define GLB_REG_GPIO_5_SET_POS           (25U)
#define GLB_REG_GPIO_5_SET_LEN           (1U)
#define GLB_REG_GPIO_5_SET_MSK           (((1U << GLB_REG_GPIO_5_SET_LEN) - 1) << GLB_REG_GPIO_5_SET_POS)
#define GLB_REG_GPIO_5_SET_UMSK          (~(((1U << GLB_REG_GPIO_5_SET_LEN) - 1) << GLB_REG_GPIO_5_SET_POS))
#define GLB_REG_GPIO_5_CLR               GLB_REG_GPIO_5_CLR
#define GLB_REG_GPIO_5_CLR_POS           (26U)
#define GLB_REG_GPIO_5_CLR_LEN           (1U)
#define GLB_REG_GPIO_5_CLR_MSK           (((1U << GLB_REG_GPIO_5_CLR_LEN) - 1) << GLB_REG_GPIO_5_CLR_POS)
#define GLB_REG_GPIO_5_CLR_UMSK          (~(((1U << GLB_REG_GPIO_5_CLR_LEN) - 1) << GLB_REG_GPIO_5_CLR_POS))
#define GLB_REG_GPIO_5_I                 GLB_REG_GPIO_5_I
#define GLB_REG_GPIO_5_I_POS             (28U)
#define GLB_REG_GPIO_5_I_LEN             (1U)
#define GLB_REG_GPIO_5_I_MSK             (((1U << GLB_REG_GPIO_5_I_LEN) - 1) << GLB_REG_GPIO_5_I_POS)
#define GLB_REG_GPIO_5_I_UMSK            (~(((1U << GLB_REG_GPIO_5_I_LEN) - 1) << GLB_REG_GPIO_5_I_POS))
#define GLB_REG_GPIO_5_MODE              GLB_REG_GPIO_5_MODE
#define GLB_REG_GPIO_5_MODE_POS          (30U)
#define GLB_REG_GPIO_5_MODE_LEN          (2U)
#define GLB_REG_GPIO_5_MODE_MSK          (((1U << GLB_REG_GPIO_5_MODE_LEN) - 1) << GLB_REG_GPIO_5_MODE_POS)
#define GLB_REG_GPIO_5_MODE_UMSK         (~(((1U << GLB_REG_GPIO_5_MODE_LEN) - 1) << GLB_REG_GPIO_5_MODE_POS))

/* 0x8DC : gpio_cfg6 */
#define GLB_GPIO_CFG6_OFFSET             (0x8DC)
#define GLB_REG_GPIO_6_IE                GLB_REG_GPIO_6_IE
#define GLB_REG_GPIO_6_IE_POS            (0U)
#define GLB_REG_GPIO_6_IE_LEN            (1U)
#define GLB_REG_GPIO_6_IE_MSK            (((1U << GLB_REG_GPIO_6_IE_LEN) - 1) << GLB_REG_GPIO_6_IE_POS)
#define GLB_REG_GPIO_6_IE_UMSK           (~(((1U << GLB_REG_GPIO_6_IE_LEN) - 1) << GLB_REG_GPIO_6_IE_POS))
#define GLB_REG_GPIO_6_SMT               GLB_REG_GPIO_6_SMT
#define GLB_REG_GPIO_6_SMT_POS           (1U)
#define GLB_REG_GPIO_6_SMT_LEN           (1U)
#define GLB_REG_GPIO_6_SMT_MSK           (((1U << GLB_REG_GPIO_6_SMT_LEN) - 1) << GLB_REG_GPIO_6_SMT_POS)
#define GLB_REG_GPIO_6_SMT_UMSK          (~(((1U << GLB_REG_GPIO_6_SMT_LEN) - 1) << GLB_REG_GPIO_6_SMT_POS))
#define GLB_REG_GPIO_6_DRV               GLB_REG_GPIO_6_DRV
#define GLB_REG_GPIO_6_DRV_POS           (2U)
#define GLB_REG_GPIO_6_DRV_LEN           (2U)
#define GLB_REG_GPIO_6_DRV_MSK           (((1U << GLB_REG_GPIO_6_DRV_LEN) - 1) << GLB_REG_GPIO_6_DRV_POS)
#define GLB_REG_GPIO_6_DRV_UMSK          (~(((1U << GLB_REG_GPIO_6_DRV_LEN) - 1) << GLB_REG_GPIO_6_DRV_POS))
#define GLB_REG_GPIO_6_PU                GLB_REG_GPIO_6_PU
#define GLB_REG_GPIO_6_PU_POS            (4U)
#define GLB_REG_GPIO_6_PU_LEN            (1U)
#define GLB_REG_GPIO_6_PU_MSK            (((1U << GLB_REG_GPIO_6_PU_LEN) - 1) << GLB_REG_GPIO_6_PU_POS)
#define GLB_REG_GPIO_6_PU_UMSK           (~(((1U << GLB_REG_GPIO_6_PU_LEN) - 1) << GLB_REG_GPIO_6_PU_POS))
#define GLB_REG_GPIO_6_PD                GLB_REG_GPIO_6_PD
#define GLB_REG_GPIO_6_PD_POS            (5U)
#define GLB_REG_GPIO_6_PD_LEN            (1U)
#define GLB_REG_GPIO_6_PD_MSK            (((1U << GLB_REG_GPIO_6_PD_LEN) - 1) << GLB_REG_GPIO_6_PD_POS)
#define GLB_REG_GPIO_6_PD_UMSK           (~(((1U << GLB_REG_GPIO_6_PD_LEN) - 1) << GLB_REG_GPIO_6_PD_POS))
#define GLB_REG_GPIO_6_OE                GLB_REG_GPIO_6_OE
#define GLB_REG_GPIO_6_OE_POS            (6U)
#define GLB_REG_GPIO_6_OE_LEN            (1U)
#define GLB_REG_GPIO_6_OE_MSK            (((1U << GLB_REG_GPIO_6_OE_LEN) - 1) << GLB_REG_GPIO_6_OE_POS)
#define GLB_REG_GPIO_6_OE_UMSK           (~(((1U << GLB_REG_GPIO_6_OE_LEN) - 1) << GLB_REG_GPIO_6_OE_POS))
#define GLB_REG_GPIO_6_FUNC_SEL          GLB_REG_GPIO_6_FUNC_SEL
#define GLB_REG_GPIO_6_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_6_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_6_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_6_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_6_FUNC_SEL_POS)
#define GLB_REG_GPIO_6_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_6_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_6_FUNC_SEL_POS))
#define GLB_REG_GPIO_6_INT_MODE_SET      GLB_REG_GPIO_6_INT_MODE_SET
#define GLB_REG_GPIO_6_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_6_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_6_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_6_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_6_INT_MODE_SET_POS)
#define GLB_REG_GPIO_6_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_6_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_6_INT_MODE_SET_POS))
#define GLB_REG_GPIO_6_INT_CLR           GLB_REG_GPIO_6_INT_CLR
#define GLB_REG_GPIO_6_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_6_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_6_INT_CLR_MSK       (((1U << GLB_REG_GPIO_6_INT_CLR_LEN) - 1) << GLB_REG_GPIO_6_INT_CLR_POS)
#define GLB_REG_GPIO_6_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_6_INT_CLR_LEN) - 1) << GLB_REG_GPIO_6_INT_CLR_POS))
#define GLB_GPIO_6_INT_STAT              GLB_GPIO_6_INT_STAT
#define GLB_GPIO_6_INT_STAT_POS          (21U)
#define GLB_GPIO_6_INT_STAT_LEN          (1U)
#define GLB_GPIO_6_INT_STAT_MSK          (((1U << GLB_GPIO_6_INT_STAT_LEN) - 1) << GLB_GPIO_6_INT_STAT_POS)
#define GLB_GPIO_6_INT_STAT_UMSK         (~(((1U << GLB_GPIO_6_INT_STAT_LEN) - 1) << GLB_GPIO_6_INT_STAT_POS))
#define GLB_REG_GPIO_6_INT_MASK          GLB_REG_GPIO_6_INT_MASK
#define GLB_REG_GPIO_6_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_6_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_6_INT_MASK_MSK      (((1U << GLB_REG_GPIO_6_INT_MASK_LEN) - 1) << GLB_REG_GPIO_6_INT_MASK_POS)
#define GLB_REG_GPIO_6_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_6_INT_MASK_LEN) - 1) << GLB_REG_GPIO_6_INT_MASK_POS))
#define GLB_REG_GPIO_6_O                 GLB_REG_GPIO_6_O
#define GLB_REG_GPIO_6_O_POS             (24U)
#define GLB_REG_GPIO_6_O_LEN             (1U)
#define GLB_REG_GPIO_6_O_MSK             (((1U << GLB_REG_GPIO_6_O_LEN) - 1) << GLB_REG_GPIO_6_O_POS)
#define GLB_REG_GPIO_6_O_UMSK            (~(((1U << GLB_REG_GPIO_6_O_LEN) - 1) << GLB_REG_GPIO_6_O_POS))
#define GLB_REG_GPIO_6_SET               GLB_REG_GPIO_6_SET
#define GLB_REG_GPIO_6_SET_POS           (25U)
#define GLB_REG_GPIO_6_SET_LEN           (1U)
#define GLB_REG_GPIO_6_SET_MSK           (((1U << GLB_REG_GPIO_6_SET_LEN) - 1) << GLB_REG_GPIO_6_SET_POS)
#define GLB_REG_GPIO_6_SET_UMSK          (~(((1U << GLB_REG_GPIO_6_SET_LEN) - 1) << GLB_REG_GPIO_6_SET_POS))
#define GLB_REG_GPIO_6_CLR               GLB_REG_GPIO_6_CLR
#define GLB_REG_GPIO_6_CLR_POS           (26U)
#define GLB_REG_GPIO_6_CLR_LEN           (1U)
#define GLB_REG_GPIO_6_CLR_MSK           (((1U << GLB_REG_GPIO_6_CLR_LEN) - 1) << GLB_REG_GPIO_6_CLR_POS)
#define GLB_REG_GPIO_6_CLR_UMSK          (~(((1U << GLB_REG_GPIO_6_CLR_LEN) - 1) << GLB_REG_GPIO_6_CLR_POS))
#define GLB_REG_GPIO_6_I                 GLB_REG_GPIO_6_I
#define GLB_REG_GPIO_6_I_POS             (28U)
#define GLB_REG_GPIO_6_I_LEN             (1U)
#define GLB_REG_GPIO_6_I_MSK             (((1U << GLB_REG_GPIO_6_I_LEN) - 1) << GLB_REG_GPIO_6_I_POS)
#define GLB_REG_GPIO_6_I_UMSK            (~(((1U << GLB_REG_GPIO_6_I_LEN) - 1) << GLB_REG_GPIO_6_I_POS))
#define GLB_REG_GPIO_6_MODE              GLB_REG_GPIO_6_MODE
#define GLB_REG_GPIO_6_MODE_POS          (30U)
#define GLB_REG_GPIO_6_MODE_LEN          (2U)
#define GLB_REG_GPIO_6_MODE_MSK          (((1U << GLB_REG_GPIO_6_MODE_LEN) - 1) << GLB_REG_GPIO_6_MODE_POS)
#define GLB_REG_GPIO_6_MODE_UMSK         (~(((1U << GLB_REG_GPIO_6_MODE_LEN) - 1) << GLB_REG_GPIO_6_MODE_POS))

/* 0x8E0 : gpio_cfg7 */
#define GLB_GPIO_CFG7_OFFSET             (0x8E0)
#define GLB_REG_GPIO_7_IE                GLB_REG_GPIO_7_IE
#define GLB_REG_GPIO_7_IE_POS            (0U)
#define GLB_REG_GPIO_7_IE_LEN            (1U)
#define GLB_REG_GPIO_7_IE_MSK            (((1U << GLB_REG_GPIO_7_IE_LEN) - 1) << GLB_REG_GPIO_7_IE_POS)
#define GLB_REG_GPIO_7_IE_UMSK           (~(((1U << GLB_REG_GPIO_7_IE_LEN) - 1) << GLB_REG_GPIO_7_IE_POS))
#define GLB_REG_GPIO_7_SMT               GLB_REG_GPIO_7_SMT
#define GLB_REG_GPIO_7_SMT_POS           (1U)
#define GLB_REG_GPIO_7_SMT_LEN           (1U)
#define GLB_REG_GPIO_7_SMT_MSK           (((1U << GLB_REG_GPIO_7_SMT_LEN) - 1) << GLB_REG_GPIO_7_SMT_POS)
#define GLB_REG_GPIO_7_SMT_UMSK          (~(((1U << GLB_REG_GPIO_7_SMT_LEN) - 1) << GLB_REG_GPIO_7_SMT_POS))
#define GLB_REG_GPIO_7_DRV               GLB_REG_GPIO_7_DRV
#define GLB_REG_GPIO_7_DRV_POS           (2U)
#define GLB_REG_GPIO_7_DRV_LEN           (2U)
#define GLB_REG_GPIO_7_DRV_MSK           (((1U << GLB_REG_GPIO_7_DRV_LEN) - 1) << GLB_REG_GPIO_7_DRV_POS)
#define GLB_REG_GPIO_7_DRV_UMSK          (~(((1U << GLB_REG_GPIO_7_DRV_LEN) - 1) << GLB_REG_GPIO_7_DRV_POS))
#define GLB_REG_GPIO_7_PU                GLB_REG_GPIO_7_PU
#define GLB_REG_GPIO_7_PU_POS            (4U)
#define GLB_REG_GPIO_7_PU_LEN            (1U)
#define GLB_REG_GPIO_7_PU_MSK            (((1U << GLB_REG_GPIO_7_PU_LEN) - 1) << GLB_REG_GPIO_7_PU_POS)
#define GLB_REG_GPIO_7_PU_UMSK           (~(((1U << GLB_REG_GPIO_7_PU_LEN) - 1) << GLB_REG_GPIO_7_PU_POS))
#define GLB_REG_GPIO_7_PD                GLB_REG_GPIO_7_PD
#define GLB_REG_GPIO_7_PD_POS            (5U)
#define GLB_REG_GPIO_7_PD_LEN            (1U)
#define GLB_REG_GPIO_7_PD_MSK            (((1U << GLB_REG_GPIO_7_PD_LEN) - 1) << GLB_REG_GPIO_7_PD_POS)
#define GLB_REG_GPIO_7_PD_UMSK           (~(((1U << GLB_REG_GPIO_7_PD_LEN) - 1) << GLB_REG_GPIO_7_PD_POS))
#define GLB_REG_GPIO_7_OE                GLB_REG_GPIO_7_OE
#define GLB_REG_GPIO_7_OE_POS            (6U)
#define GLB_REG_GPIO_7_OE_LEN            (1U)
#define GLB_REG_GPIO_7_OE_MSK            (((1U << GLB_REG_GPIO_7_OE_LEN) - 1) << GLB_REG_GPIO_7_OE_POS)
#define GLB_REG_GPIO_7_OE_UMSK           (~(((1U << GLB_REG_GPIO_7_OE_LEN) - 1) << GLB_REG_GPIO_7_OE_POS))
#define GLB_REG_GPIO_7_FUNC_SEL          GLB_REG_GPIO_7_FUNC_SEL
#define GLB_REG_GPIO_7_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_7_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_7_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_7_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_7_FUNC_SEL_POS)
#define GLB_REG_GPIO_7_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_7_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_7_FUNC_SEL_POS))
#define GLB_REG_GPIO_7_INT_MODE_SET      GLB_REG_GPIO_7_INT_MODE_SET
#define GLB_REG_GPIO_7_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_7_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_7_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_7_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_7_INT_MODE_SET_POS)
#define GLB_REG_GPIO_7_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_7_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_7_INT_MODE_SET_POS))
#define GLB_REG_GPIO_7_INT_CLR           GLB_REG_GPIO_7_INT_CLR
#define GLB_REG_GPIO_7_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_7_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_7_INT_CLR_MSK       (((1U << GLB_REG_GPIO_7_INT_CLR_LEN) - 1) << GLB_REG_GPIO_7_INT_CLR_POS)
#define GLB_REG_GPIO_7_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_7_INT_CLR_LEN) - 1) << GLB_REG_GPIO_7_INT_CLR_POS))
#define GLB_GPIO_7_INT_STAT              GLB_GPIO_7_INT_STAT
#define GLB_GPIO_7_INT_STAT_POS          (21U)
#define GLB_GPIO_7_INT_STAT_LEN          (1U)
#define GLB_GPIO_7_INT_STAT_MSK          (((1U << GLB_GPIO_7_INT_STAT_LEN) - 1) << GLB_GPIO_7_INT_STAT_POS)
#define GLB_GPIO_7_INT_STAT_UMSK         (~(((1U << GLB_GPIO_7_INT_STAT_LEN) - 1) << GLB_GPIO_7_INT_STAT_POS))
#define GLB_REG_GPIO_7_INT_MASK          GLB_REG_GPIO_7_INT_MASK
#define GLB_REG_GPIO_7_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_7_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_7_INT_MASK_MSK      (((1U << GLB_REG_GPIO_7_INT_MASK_LEN) - 1) << GLB_REG_GPIO_7_INT_MASK_POS)
#define GLB_REG_GPIO_7_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_7_INT_MASK_LEN) - 1) << GLB_REG_GPIO_7_INT_MASK_POS))
#define GLB_REG_GPIO_7_O                 GLB_REG_GPIO_7_O
#define GLB_REG_GPIO_7_O_POS             (24U)
#define GLB_REG_GPIO_7_O_LEN             (1U)
#define GLB_REG_GPIO_7_O_MSK             (((1U << GLB_REG_GPIO_7_O_LEN) - 1) << GLB_REG_GPIO_7_O_POS)
#define GLB_REG_GPIO_7_O_UMSK            (~(((1U << GLB_REG_GPIO_7_O_LEN) - 1) << GLB_REG_GPIO_7_O_POS))
#define GLB_REG_GPIO_7_SET               GLB_REG_GPIO_7_SET
#define GLB_REG_GPIO_7_SET_POS           (25U)
#define GLB_REG_GPIO_7_SET_LEN           (1U)
#define GLB_REG_GPIO_7_SET_MSK           (((1U << GLB_REG_GPIO_7_SET_LEN) - 1) << GLB_REG_GPIO_7_SET_POS)
#define GLB_REG_GPIO_7_SET_UMSK          (~(((1U << GLB_REG_GPIO_7_SET_LEN) - 1) << GLB_REG_GPIO_7_SET_POS))
#define GLB_REG_GPIO_7_CLR               GLB_REG_GPIO_7_CLR
#define GLB_REG_GPIO_7_CLR_POS           (26U)
#define GLB_REG_GPIO_7_CLR_LEN           (1U)
#define GLB_REG_GPIO_7_CLR_MSK           (((1U << GLB_REG_GPIO_7_CLR_LEN) - 1) << GLB_REG_GPIO_7_CLR_POS)
#define GLB_REG_GPIO_7_CLR_UMSK          (~(((1U << GLB_REG_GPIO_7_CLR_LEN) - 1) << GLB_REG_GPIO_7_CLR_POS))
#define GLB_REG_GPIO_7_I                 GLB_REG_GPIO_7_I
#define GLB_REG_GPIO_7_I_POS             (28U)
#define GLB_REG_GPIO_7_I_LEN             (1U)
#define GLB_REG_GPIO_7_I_MSK             (((1U << GLB_REG_GPIO_7_I_LEN) - 1) << GLB_REG_GPIO_7_I_POS)
#define GLB_REG_GPIO_7_I_UMSK            (~(((1U << GLB_REG_GPIO_7_I_LEN) - 1) << GLB_REG_GPIO_7_I_POS))
#define GLB_REG_GPIO_7_MODE              GLB_REG_GPIO_7_MODE
#define GLB_REG_GPIO_7_MODE_POS          (30U)
#define GLB_REG_GPIO_7_MODE_LEN          (2U)
#define GLB_REG_GPIO_7_MODE_MSK          (((1U << GLB_REG_GPIO_7_MODE_LEN) - 1) << GLB_REG_GPIO_7_MODE_POS)
#define GLB_REG_GPIO_7_MODE_UMSK         (~(((1U << GLB_REG_GPIO_7_MODE_LEN) - 1) << GLB_REG_GPIO_7_MODE_POS))

/* 0x8E4 : gpio_cfg8 */
#define GLB_GPIO_CFG8_OFFSET             (0x8E4)
#define GLB_REG_GPIO_8_IE                GLB_REG_GPIO_8_IE
#define GLB_REG_GPIO_8_IE_POS            (0U)
#define GLB_REG_GPIO_8_IE_LEN            (1U)
#define GLB_REG_GPIO_8_IE_MSK            (((1U << GLB_REG_GPIO_8_IE_LEN) - 1) << GLB_REG_GPIO_8_IE_POS)
#define GLB_REG_GPIO_8_IE_UMSK           (~(((1U << GLB_REG_GPIO_8_IE_LEN) - 1) << GLB_REG_GPIO_8_IE_POS))
#define GLB_REG_GPIO_8_SMT               GLB_REG_GPIO_8_SMT
#define GLB_REG_GPIO_8_SMT_POS           (1U)
#define GLB_REG_GPIO_8_SMT_LEN           (1U)
#define GLB_REG_GPIO_8_SMT_MSK           (((1U << GLB_REG_GPIO_8_SMT_LEN) - 1) << GLB_REG_GPIO_8_SMT_POS)
#define GLB_REG_GPIO_8_SMT_UMSK          (~(((1U << GLB_REG_GPIO_8_SMT_LEN) - 1) << GLB_REG_GPIO_8_SMT_POS))
#define GLB_REG_GPIO_8_DRV               GLB_REG_GPIO_8_DRV
#define GLB_REG_GPIO_8_DRV_POS           (2U)
#define GLB_REG_GPIO_8_DRV_LEN           (2U)
#define GLB_REG_GPIO_8_DRV_MSK           (((1U << GLB_REG_GPIO_8_DRV_LEN) - 1) << GLB_REG_GPIO_8_DRV_POS)
#define GLB_REG_GPIO_8_DRV_UMSK          (~(((1U << GLB_REG_GPIO_8_DRV_LEN) - 1) << GLB_REG_GPIO_8_DRV_POS))
#define GLB_REG_GPIO_8_PU                GLB_REG_GPIO_8_PU
#define GLB_REG_GPIO_8_PU_POS            (4U)
#define GLB_REG_GPIO_8_PU_LEN            (1U)
#define GLB_REG_GPIO_8_PU_MSK            (((1U << GLB_REG_GPIO_8_PU_LEN) - 1) << GLB_REG_GPIO_8_PU_POS)
#define GLB_REG_GPIO_8_PU_UMSK           (~(((1U << GLB_REG_GPIO_8_PU_LEN) - 1) << GLB_REG_GPIO_8_PU_POS))
#define GLB_REG_GPIO_8_PD                GLB_REG_GPIO_8_PD
#define GLB_REG_GPIO_8_PD_POS            (5U)
#define GLB_REG_GPIO_8_PD_LEN            (1U)
#define GLB_REG_GPIO_8_PD_MSK            (((1U << GLB_REG_GPIO_8_PD_LEN) - 1) << GLB_REG_GPIO_8_PD_POS)
#define GLB_REG_GPIO_8_PD_UMSK           (~(((1U << GLB_REG_GPIO_8_PD_LEN) - 1) << GLB_REG_GPIO_8_PD_POS))
#define GLB_REG_GPIO_8_OE                GLB_REG_GPIO_8_OE
#define GLB_REG_GPIO_8_OE_POS            (6U)
#define GLB_REG_GPIO_8_OE_LEN            (1U)
#define GLB_REG_GPIO_8_OE_MSK            (((1U << GLB_REG_GPIO_8_OE_LEN) - 1) << GLB_REG_GPIO_8_OE_POS)
#define GLB_REG_GPIO_8_OE_UMSK           (~(((1U << GLB_REG_GPIO_8_OE_LEN) - 1) << GLB_REG_GPIO_8_OE_POS))
#define GLB_REG_GPIO_8_FUNC_SEL          GLB_REG_GPIO_8_FUNC_SEL
#define GLB_REG_GPIO_8_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_8_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_8_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_8_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_8_FUNC_SEL_POS)
#define GLB_REG_GPIO_8_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_8_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_8_FUNC_SEL_POS))
#define GLB_REG_GPIO_8_INT_MODE_SET      GLB_REG_GPIO_8_INT_MODE_SET
#define GLB_REG_GPIO_8_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_8_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_8_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_8_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_8_INT_MODE_SET_POS)
#define GLB_REG_GPIO_8_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_8_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_8_INT_MODE_SET_POS))
#define GLB_REG_GPIO_8_INT_CLR           GLB_REG_GPIO_8_INT_CLR
#define GLB_REG_GPIO_8_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_8_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_8_INT_CLR_MSK       (((1U << GLB_REG_GPIO_8_INT_CLR_LEN) - 1) << GLB_REG_GPIO_8_INT_CLR_POS)
#define GLB_REG_GPIO_8_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_8_INT_CLR_LEN) - 1) << GLB_REG_GPIO_8_INT_CLR_POS))
#define GLB_GPIO_8_INT_STAT              GLB_GPIO_8_INT_STAT
#define GLB_GPIO_8_INT_STAT_POS          (21U)
#define GLB_GPIO_8_INT_STAT_LEN          (1U)
#define GLB_GPIO_8_INT_STAT_MSK          (((1U << GLB_GPIO_8_INT_STAT_LEN) - 1) << GLB_GPIO_8_INT_STAT_POS)
#define GLB_GPIO_8_INT_STAT_UMSK         (~(((1U << GLB_GPIO_8_INT_STAT_LEN) - 1) << GLB_GPIO_8_INT_STAT_POS))
#define GLB_REG_GPIO_8_INT_MASK          GLB_REG_GPIO_8_INT_MASK
#define GLB_REG_GPIO_8_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_8_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_8_INT_MASK_MSK      (((1U << GLB_REG_GPIO_8_INT_MASK_LEN) - 1) << GLB_REG_GPIO_8_INT_MASK_POS)
#define GLB_REG_GPIO_8_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_8_INT_MASK_LEN) - 1) << GLB_REG_GPIO_8_INT_MASK_POS))
#define GLB_REG_GPIO_8_O                 GLB_REG_GPIO_8_O
#define GLB_REG_GPIO_8_O_POS             (24U)
#define GLB_REG_GPIO_8_O_LEN             (1U)
#define GLB_REG_GPIO_8_O_MSK             (((1U << GLB_REG_GPIO_8_O_LEN) - 1) << GLB_REG_GPIO_8_O_POS)
#define GLB_REG_GPIO_8_O_UMSK            (~(((1U << GLB_REG_GPIO_8_O_LEN) - 1) << GLB_REG_GPIO_8_O_POS))
#define GLB_REG_GPIO_8_SET               GLB_REG_GPIO_8_SET
#define GLB_REG_GPIO_8_SET_POS           (25U)
#define GLB_REG_GPIO_8_SET_LEN           (1U)
#define GLB_REG_GPIO_8_SET_MSK           (((1U << GLB_REG_GPIO_8_SET_LEN) - 1) << GLB_REG_GPIO_8_SET_POS)
#define GLB_REG_GPIO_8_SET_UMSK          (~(((1U << GLB_REG_GPIO_8_SET_LEN) - 1) << GLB_REG_GPIO_8_SET_POS))
#define GLB_REG_GPIO_8_CLR               GLB_REG_GPIO_8_CLR
#define GLB_REG_GPIO_8_CLR_POS           (26U)
#define GLB_REG_GPIO_8_CLR_LEN           (1U)
#define GLB_REG_GPIO_8_CLR_MSK           (((1U << GLB_REG_GPIO_8_CLR_LEN) - 1) << GLB_REG_GPIO_8_CLR_POS)
#define GLB_REG_GPIO_8_CLR_UMSK          (~(((1U << GLB_REG_GPIO_8_CLR_LEN) - 1) << GLB_REG_GPIO_8_CLR_POS))
#define GLB_REG_GPIO_8_I                 GLB_REG_GPIO_8_I
#define GLB_REG_GPIO_8_I_POS             (28U)
#define GLB_REG_GPIO_8_I_LEN             (1U)
#define GLB_REG_GPIO_8_I_MSK             (((1U << GLB_REG_GPIO_8_I_LEN) - 1) << GLB_REG_GPIO_8_I_POS)
#define GLB_REG_GPIO_8_I_UMSK            (~(((1U << GLB_REG_GPIO_8_I_LEN) - 1) << GLB_REG_GPIO_8_I_POS))
#define GLB_REG_GPIO_8_MODE              GLB_REG_GPIO_8_MODE
#define GLB_REG_GPIO_8_MODE_POS          (30U)
#define GLB_REG_GPIO_8_MODE_LEN          (2U)
#define GLB_REG_GPIO_8_MODE_MSK          (((1U << GLB_REG_GPIO_8_MODE_LEN) - 1) << GLB_REG_GPIO_8_MODE_POS)
#define GLB_REG_GPIO_8_MODE_UMSK         (~(((1U << GLB_REG_GPIO_8_MODE_LEN) - 1) << GLB_REG_GPIO_8_MODE_POS))

/* 0x8E8 : gpio_cfg9 */
#define GLB_GPIO_CFG9_OFFSET             (0x8E8)
#define GLB_REG_GPIO_9_IE                GLB_REG_GPIO_9_IE
#define GLB_REG_GPIO_9_IE_POS            (0U)
#define GLB_REG_GPIO_9_IE_LEN            (1U)
#define GLB_REG_GPIO_9_IE_MSK            (((1U << GLB_REG_GPIO_9_IE_LEN) - 1) << GLB_REG_GPIO_9_IE_POS)
#define GLB_REG_GPIO_9_IE_UMSK           (~(((1U << GLB_REG_GPIO_9_IE_LEN) - 1) << GLB_REG_GPIO_9_IE_POS))
#define GLB_REG_GPIO_9_SMT               GLB_REG_GPIO_9_SMT
#define GLB_REG_GPIO_9_SMT_POS           (1U)
#define GLB_REG_GPIO_9_SMT_LEN           (1U)
#define GLB_REG_GPIO_9_SMT_MSK           (((1U << GLB_REG_GPIO_9_SMT_LEN) - 1) << GLB_REG_GPIO_9_SMT_POS)
#define GLB_REG_GPIO_9_SMT_UMSK          (~(((1U << GLB_REG_GPIO_9_SMT_LEN) - 1) << GLB_REG_GPIO_9_SMT_POS))
#define GLB_REG_GPIO_9_DRV               GLB_REG_GPIO_9_DRV
#define GLB_REG_GPIO_9_DRV_POS           (2U)
#define GLB_REG_GPIO_9_DRV_LEN           (2U)
#define GLB_REG_GPIO_9_DRV_MSK           (((1U << GLB_REG_GPIO_9_DRV_LEN) - 1) << GLB_REG_GPIO_9_DRV_POS)
#define GLB_REG_GPIO_9_DRV_UMSK          (~(((1U << GLB_REG_GPIO_9_DRV_LEN) - 1) << GLB_REG_GPIO_9_DRV_POS))
#define GLB_REG_GPIO_9_PU                GLB_REG_GPIO_9_PU
#define GLB_REG_GPIO_9_PU_POS            (4U)
#define GLB_REG_GPIO_9_PU_LEN            (1U)
#define GLB_REG_GPIO_9_PU_MSK            (((1U << GLB_REG_GPIO_9_PU_LEN) - 1) << GLB_REG_GPIO_9_PU_POS)
#define GLB_REG_GPIO_9_PU_UMSK           (~(((1U << GLB_REG_GPIO_9_PU_LEN) - 1) << GLB_REG_GPIO_9_PU_POS))
#define GLB_REG_GPIO_9_PD                GLB_REG_GPIO_9_PD
#define GLB_REG_GPIO_9_PD_POS            (5U)
#define GLB_REG_GPIO_9_PD_LEN            (1U)
#define GLB_REG_GPIO_9_PD_MSK            (((1U << GLB_REG_GPIO_9_PD_LEN) - 1) << GLB_REG_GPIO_9_PD_POS)
#define GLB_REG_GPIO_9_PD_UMSK           (~(((1U << GLB_REG_GPIO_9_PD_LEN) - 1) << GLB_REG_GPIO_9_PD_POS))
#define GLB_REG_GPIO_9_OE                GLB_REG_GPIO_9_OE
#define GLB_REG_GPIO_9_OE_POS            (6U)
#define GLB_REG_GPIO_9_OE_LEN            (1U)
#define GLB_REG_GPIO_9_OE_MSK            (((1U << GLB_REG_GPIO_9_OE_LEN) - 1) << GLB_REG_GPIO_9_OE_POS)
#define GLB_REG_GPIO_9_OE_UMSK           (~(((1U << GLB_REG_GPIO_9_OE_LEN) - 1) << GLB_REG_GPIO_9_OE_POS))
#define GLB_REG_GPIO_9_FUNC_SEL          GLB_REG_GPIO_9_FUNC_SEL
#define GLB_REG_GPIO_9_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_9_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_9_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_9_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_9_FUNC_SEL_POS)
#define GLB_REG_GPIO_9_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_9_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_9_FUNC_SEL_POS))
#define GLB_REG_GPIO_9_INT_MODE_SET      GLB_REG_GPIO_9_INT_MODE_SET
#define GLB_REG_GPIO_9_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_9_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_9_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_9_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_9_INT_MODE_SET_POS)
#define GLB_REG_GPIO_9_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_9_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_9_INT_MODE_SET_POS))
#define GLB_REG_GPIO_9_INT_CLR           GLB_REG_GPIO_9_INT_CLR
#define GLB_REG_GPIO_9_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_9_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_9_INT_CLR_MSK       (((1U << GLB_REG_GPIO_9_INT_CLR_LEN) - 1) << GLB_REG_GPIO_9_INT_CLR_POS)
#define GLB_REG_GPIO_9_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_9_INT_CLR_LEN) - 1) << GLB_REG_GPIO_9_INT_CLR_POS))
#define GLB_GPIO_9_INT_STAT              GLB_GPIO_9_INT_STAT
#define GLB_GPIO_9_INT_STAT_POS          (21U)
#define GLB_GPIO_9_INT_STAT_LEN          (1U)
#define GLB_GPIO_9_INT_STAT_MSK          (((1U << GLB_GPIO_9_INT_STAT_LEN) - 1) << GLB_GPIO_9_INT_STAT_POS)
#define GLB_GPIO_9_INT_STAT_UMSK         (~(((1U << GLB_GPIO_9_INT_STAT_LEN) - 1) << GLB_GPIO_9_INT_STAT_POS))
#define GLB_REG_GPIO_9_INT_MASK          GLB_REG_GPIO_9_INT_MASK
#define GLB_REG_GPIO_9_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_9_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_9_INT_MASK_MSK      (((1U << GLB_REG_GPIO_9_INT_MASK_LEN) - 1) << GLB_REG_GPIO_9_INT_MASK_POS)
#define GLB_REG_GPIO_9_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_9_INT_MASK_LEN) - 1) << GLB_REG_GPIO_9_INT_MASK_POS))
#define GLB_REG_GPIO_9_O                 GLB_REG_GPIO_9_O
#define GLB_REG_GPIO_9_O_POS             (24U)
#define GLB_REG_GPIO_9_O_LEN             (1U)
#define GLB_REG_GPIO_9_O_MSK             (((1U << GLB_REG_GPIO_9_O_LEN) - 1) << GLB_REG_GPIO_9_O_POS)
#define GLB_REG_GPIO_9_O_UMSK            (~(((1U << GLB_REG_GPIO_9_O_LEN) - 1) << GLB_REG_GPIO_9_O_POS))
#define GLB_REG_GPIO_9_SET               GLB_REG_GPIO_9_SET
#define GLB_REG_GPIO_9_SET_POS           (25U)
#define GLB_REG_GPIO_9_SET_LEN           (1U)
#define GLB_REG_GPIO_9_SET_MSK           (((1U << GLB_REG_GPIO_9_SET_LEN) - 1) << GLB_REG_GPIO_9_SET_POS)
#define GLB_REG_GPIO_9_SET_UMSK          (~(((1U << GLB_REG_GPIO_9_SET_LEN) - 1) << GLB_REG_GPIO_9_SET_POS))
#define GLB_REG_GPIO_9_CLR               GLB_REG_GPIO_9_CLR
#define GLB_REG_GPIO_9_CLR_POS           (26U)
#define GLB_REG_GPIO_9_CLR_LEN           (1U)
#define GLB_REG_GPIO_9_CLR_MSK           (((1U << GLB_REG_GPIO_9_CLR_LEN) - 1) << GLB_REG_GPIO_9_CLR_POS)
#define GLB_REG_GPIO_9_CLR_UMSK          (~(((1U << GLB_REG_GPIO_9_CLR_LEN) - 1) << GLB_REG_GPIO_9_CLR_POS))
#define GLB_REG_GPIO_9_I                 GLB_REG_GPIO_9_I
#define GLB_REG_GPIO_9_I_POS             (28U)
#define GLB_REG_GPIO_9_I_LEN             (1U)
#define GLB_REG_GPIO_9_I_MSK             (((1U << GLB_REG_GPIO_9_I_LEN) - 1) << GLB_REG_GPIO_9_I_POS)
#define GLB_REG_GPIO_9_I_UMSK            (~(((1U << GLB_REG_GPIO_9_I_LEN) - 1) << GLB_REG_GPIO_9_I_POS))
#define GLB_REG_GPIO_9_MODE              GLB_REG_GPIO_9_MODE
#define GLB_REG_GPIO_9_MODE_POS          (30U)
#define GLB_REG_GPIO_9_MODE_LEN          (2U)
#define GLB_REG_GPIO_9_MODE_MSK          (((1U << GLB_REG_GPIO_9_MODE_LEN) - 1) << GLB_REG_GPIO_9_MODE_POS)
#define GLB_REG_GPIO_9_MODE_UMSK         (~(((1U << GLB_REG_GPIO_9_MODE_LEN) - 1) << GLB_REG_GPIO_9_MODE_POS))

/* 0x8EC : gpio_cfg10 */
#define GLB_GPIO_CFG10_OFFSET             (0x8EC)
#define GLB_REG_GPIO_10_IE                GLB_REG_GPIO_10_IE
#define GLB_REG_GPIO_10_IE_POS            (0U)
#define GLB_REG_GPIO_10_IE_LEN            (1U)
#define GLB_REG_GPIO_10_IE_MSK            (((1U << GLB_REG_GPIO_10_IE_LEN) - 1) << GLB_REG_GPIO_10_IE_POS)
#define GLB_REG_GPIO_10_IE_UMSK           (~(((1U << GLB_REG_GPIO_10_IE_LEN) - 1) << GLB_REG_GPIO_10_IE_POS))
#define GLB_REG_GPIO_10_SMT               GLB_REG_GPIO_10_SMT
#define GLB_REG_GPIO_10_SMT_POS           (1U)
#define GLB_REG_GPIO_10_SMT_LEN           (1U)
#define GLB_REG_GPIO_10_SMT_MSK           (((1U << GLB_REG_GPIO_10_SMT_LEN) - 1) << GLB_REG_GPIO_10_SMT_POS)
#define GLB_REG_GPIO_10_SMT_UMSK          (~(((1U << GLB_REG_GPIO_10_SMT_LEN) - 1) << GLB_REG_GPIO_10_SMT_POS))
#define GLB_REG_GPIO_10_DRV               GLB_REG_GPIO_10_DRV
#define GLB_REG_GPIO_10_DRV_POS           (2U)
#define GLB_REG_GPIO_10_DRV_LEN           (2U)
#define GLB_REG_GPIO_10_DRV_MSK           (((1U << GLB_REG_GPIO_10_DRV_LEN) - 1) << GLB_REG_GPIO_10_DRV_POS)
#define GLB_REG_GPIO_10_DRV_UMSK          (~(((1U << GLB_REG_GPIO_10_DRV_LEN) - 1) << GLB_REG_GPIO_10_DRV_POS))
#define GLB_REG_GPIO_10_PU                GLB_REG_GPIO_10_PU
#define GLB_REG_GPIO_10_PU_POS            (4U)
#define GLB_REG_GPIO_10_PU_LEN            (1U)
#define GLB_REG_GPIO_10_PU_MSK            (((1U << GLB_REG_GPIO_10_PU_LEN) - 1) << GLB_REG_GPIO_10_PU_POS)
#define GLB_REG_GPIO_10_PU_UMSK           (~(((1U << GLB_REG_GPIO_10_PU_LEN) - 1) << GLB_REG_GPIO_10_PU_POS))
#define GLB_REG_GPIO_10_PD                GLB_REG_GPIO_10_PD
#define GLB_REG_GPIO_10_PD_POS            (5U)
#define GLB_REG_GPIO_10_PD_LEN            (1U)
#define GLB_REG_GPIO_10_PD_MSK            (((1U << GLB_REG_GPIO_10_PD_LEN) - 1) << GLB_REG_GPIO_10_PD_POS)
#define GLB_REG_GPIO_10_PD_UMSK           (~(((1U << GLB_REG_GPIO_10_PD_LEN) - 1) << GLB_REG_GPIO_10_PD_POS))
#define GLB_REG_GPIO_10_OE                GLB_REG_GPIO_10_OE
#define GLB_REG_GPIO_10_OE_POS            (6U)
#define GLB_REG_GPIO_10_OE_LEN            (1U)
#define GLB_REG_GPIO_10_OE_MSK            (((1U << GLB_REG_GPIO_10_OE_LEN) - 1) << GLB_REG_GPIO_10_OE_POS)
#define GLB_REG_GPIO_10_OE_UMSK           (~(((1U << GLB_REG_GPIO_10_OE_LEN) - 1) << GLB_REG_GPIO_10_OE_POS))
#define GLB_REG_GPIO_10_FUNC_SEL          GLB_REG_GPIO_10_FUNC_SEL
#define GLB_REG_GPIO_10_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_10_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_10_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_10_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_10_FUNC_SEL_POS)
#define GLB_REG_GPIO_10_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_10_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_10_FUNC_SEL_POS))
#define GLB_REG_GPIO_10_INT_MODE_SET      GLB_REG_GPIO_10_INT_MODE_SET
#define GLB_REG_GPIO_10_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_10_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_10_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_10_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_10_INT_MODE_SET_POS)
#define GLB_REG_GPIO_10_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_10_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_10_INT_MODE_SET_POS))
#define GLB_REG_GPIO_10_INT_CLR           GLB_REG_GPIO_10_INT_CLR
#define GLB_REG_GPIO_10_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_10_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_10_INT_CLR_MSK       (((1U << GLB_REG_GPIO_10_INT_CLR_LEN) - 1) << GLB_REG_GPIO_10_INT_CLR_POS)
#define GLB_REG_GPIO_10_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_10_INT_CLR_LEN) - 1) << GLB_REG_GPIO_10_INT_CLR_POS))
#define GLB_GPIO_10_INT_STAT              GLB_GPIO_10_INT_STAT
#define GLB_GPIO_10_INT_STAT_POS          (21U)
#define GLB_GPIO_10_INT_STAT_LEN          (1U)
#define GLB_GPIO_10_INT_STAT_MSK          (((1U << GLB_GPIO_10_INT_STAT_LEN) - 1) << GLB_GPIO_10_INT_STAT_POS)
#define GLB_GPIO_10_INT_STAT_UMSK         (~(((1U << GLB_GPIO_10_INT_STAT_LEN) - 1) << GLB_GPIO_10_INT_STAT_POS))
#define GLB_REG_GPIO_10_INT_MASK          GLB_REG_GPIO_10_INT_MASK
#define GLB_REG_GPIO_10_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_10_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_10_INT_MASK_MSK      (((1U << GLB_REG_GPIO_10_INT_MASK_LEN) - 1) << GLB_REG_GPIO_10_INT_MASK_POS)
#define GLB_REG_GPIO_10_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_10_INT_MASK_LEN) - 1) << GLB_REG_GPIO_10_INT_MASK_POS))
#define GLB_REG_GPIO_10_O                 GLB_REG_GPIO_10_O
#define GLB_REG_GPIO_10_O_POS             (24U)
#define GLB_REG_GPIO_10_O_LEN             (1U)
#define GLB_REG_GPIO_10_O_MSK             (((1U << GLB_REG_GPIO_10_O_LEN) - 1) << GLB_REG_GPIO_10_O_POS)
#define GLB_REG_GPIO_10_O_UMSK            (~(((1U << GLB_REG_GPIO_10_O_LEN) - 1) << GLB_REG_GPIO_10_O_POS))
#define GLB_REG_GPIO_10_SET               GLB_REG_GPIO_10_SET
#define GLB_REG_GPIO_10_SET_POS           (25U)
#define GLB_REG_GPIO_10_SET_LEN           (1U)
#define GLB_REG_GPIO_10_SET_MSK           (((1U << GLB_REG_GPIO_10_SET_LEN) - 1) << GLB_REG_GPIO_10_SET_POS)
#define GLB_REG_GPIO_10_SET_UMSK          (~(((1U << GLB_REG_GPIO_10_SET_LEN) - 1) << GLB_REG_GPIO_10_SET_POS))
#define GLB_REG_GPIO_10_CLR               GLB_REG_GPIO_10_CLR
#define GLB_REG_GPIO_10_CLR_POS           (26U)
#define GLB_REG_GPIO_10_CLR_LEN           (1U)
#define GLB_REG_GPIO_10_CLR_MSK           (((1U << GLB_REG_GPIO_10_CLR_LEN) - 1) << GLB_REG_GPIO_10_CLR_POS)
#define GLB_REG_GPIO_10_CLR_UMSK          (~(((1U << GLB_REG_GPIO_10_CLR_LEN) - 1) << GLB_REG_GPIO_10_CLR_POS))
#define GLB_REG_GPIO_10_I                 GLB_REG_GPIO_10_I
#define GLB_REG_GPIO_10_I_POS             (28U)
#define GLB_REG_GPIO_10_I_LEN             (1U)
#define GLB_REG_GPIO_10_I_MSK             (((1U << GLB_REG_GPIO_10_I_LEN) - 1) << GLB_REG_GPIO_10_I_POS)
#define GLB_REG_GPIO_10_I_UMSK            (~(((1U << GLB_REG_GPIO_10_I_LEN) - 1) << GLB_REG_GPIO_10_I_POS))
#define GLB_REG_GPIO_10_MODE              GLB_REG_GPIO_10_MODE
#define GLB_REG_GPIO_10_MODE_POS          (30U)
#define GLB_REG_GPIO_10_MODE_LEN          (2U)
#define GLB_REG_GPIO_10_MODE_MSK          (((1U << GLB_REG_GPIO_10_MODE_LEN) - 1) << GLB_REG_GPIO_10_MODE_POS)
#define GLB_REG_GPIO_10_MODE_UMSK         (~(((1U << GLB_REG_GPIO_10_MODE_LEN) - 1) << GLB_REG_GPIO_10_MODE_POS))

/* 0x8F0 : gpio_cfg11 */
#define GLB_GPIO_CFG11_OFFSET             (0x8F0)
#define GLB_REG_GPIO_11_IE                GLB_REG_GPIO_11_IE
#define GLB_REG_GPIO_11_IE_POS            (0U)
#define GLB_REG_GPIO_11_IE_LEN            (1U)
#define GLB_REG_GPIO_11_IE_MSK            (((1U << GLB_REG_GPIO_11_IE_LEN) - 1) << GLB_REG_GPIO_11_IE_POS)
#define GLB_REG_GPIO_11_IE_UMSK           (~(((1U << GLB_REG_GPIO_11_IE_LEN) - 1) << GLB_REG_GPIO_11_IE_POS))
#define GLB_REG_GPIO_11_SMT               GLB_REG_GPIO_11_SMT
#define GLB_REG_GPIO_11_SMT_POS           (1U)
#define GLB_REG_GPIO_11_SMT_LEN           (1U)
#define GLB_REG_GPIO_11_SMT_MSK           (((1U << GLB_REG_GPIO_11_SMT_LEN) - 1) << GLB_REG_GPIO_11_SMT_POS)
#define GLB_REG_GPIO_11_SMT_UMSK          (~(((1U << GLB_REG_GPIO_11_SMT_LEN) - 1) << GLB_REG_GPIO_11_SMT_POS))
#define GLB_REG_GPIO_11_DRV               GLB_REG_GPIO_11_DRV
#define GLB_REG_GPIO_11_DRV_POS           (2U)
#define GLB_REG_GPIO_11_DRV_LEN           (2U)
#define GLB_REG_GPIO_11_DRV_MSK           (((1U << GLB_REG_GPIO_11_DRV_LEN) - 1) << GLB_REG_GPIO_11_DRV_POS)
#define GLB_REG_GPIO_11_DRV_UMSK          (~(((1U << GLB_REG_GPIO_11_DRV_LEN) - 1) << GLB_REG_GPIO_11_DRV_POS))
#define GLB_REG_GPIO_11_PU                GLB_REG_GPIO_11_PU
#define GLB_REG_GPIO_11_PU_POS            (4U)
#define GLB_REG_GPIO_11_PU_LEN            (1U)
#define GLB_REG_GPIO_11_PU_MSK            (((1U << GLB_REG_GPIO_11_PU_LEN) - 1) << GLB_REG_GPIO_11_PU_POS)
#define GLB_REG_GPIO_11_PU_UMSK           (~(((1U << GLB_REG_GPIO_11_PU_LEN) - 1) << GLB_REG_GPIO_11_PU_POS))
#define GLB_REG_GPIO_11_PD                GLB_REG_GPIO_11_PD
#define GLB_REG_GPIO_11_PD_POS            (5U)
#define GLB_REG_GPIO_11_PD_LEN            (1U)
#define GLB_REG_GPIO_11_PD_MSK            (((1U << GLB_REG_GPIO_11_PD_LEN) - 1) << GLB_REG_GPIO_11_PD_POS)
#define GLB_REG_GPIO_11_PD_UMSK           (~(((1U << GLB_REG_GPIO_11_PD_LEN) - 1) << GLB_REG_GPIO_11_PD_POS))
#define GLB_REG_GPIO_11_OE                GLB_REG_GPIO_11_OE
#define GLB_REG_GPIO_11_OE_POS            (6U)
#define GLB_REG_GPIO_11_OE_LEN            (1U)
#define GLB_REG_GPIO_11_OE_MSK            (((1U << GLB_REG_GPIO_11_OE_LEN) - 1) << GLB_REG_GPIO_11_OE_POS)
#define GLB_REG_GPIO_11_OE_UMSK           (~(((1U << GLB_REG_GPIO_11_OE_LEN) - 1) << GLB_REG_GPIO_11_OE_POS))
#define GLB_REG_GPIO_11_FUNC_SEL          GLB_REG_GPIO_11_FUNC_SEL
#define GLB_REG_GPIO_11_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_11_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_11_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_11_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_11_FUNC_SEL_POS)
#define GLB_REG_GPIO_11_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_11_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_11_FUNC_SEL_POS))
#define GLB_REG_GPIO_11_INT_MODE_SET      GLB_REG_GPIO_11_INT_MODE_SET
#define GLB_REG_GPIO_11_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_11_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_11_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_11_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_11_INT_MODE_SET_POS)
#define GLB_REG_GPIO_11_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_11_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_11_INT_MODE_SET_POS))
#define GLB_REG_GPIO_11_INT_CLR           GLB_REG_GPIO_11_INT_CLR
#define GLB_REG_GPIO_11_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_11_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_11_INT_CLR_MSK       (((1U << GLB_REG_GPIO_11_INT_CLR_LEN) - 1) << GLB_REG_GPIO_11_INT_CLR_POS)
#define GLB_REG_GPIO_11_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_11_INT_CLR_LEN) - 1) << GLB_REG_GPIO_11_INT_CLR_POS))
#define GLB_GPIO_11_INT_STAT              GLB_GPIO_11_INT_STAT
#define GLB_GPIO_11_INT_STAT_POS          (21U)
#define GLB_GPIO_11_INT_STAT_LEN          (1U)
#define GLB_GPIO_11_INT_STAT_MSK          (((1U << GLB_GPIO_11_INT_STAT_LEN) - 1) << GLB_GPIO_11_INT_STAT_POS)
#define GLB_GPIO_11_INT_STAT_UMSK         (~(((1U << GLB_GPIO_11_INT_STAT_LEN) - 1) << GLB_GPIO_11_INT_STAT_POS))
#define GLB_REG_GPIO_11_INT_MASK          GLB_REG_GPIO_11_INT_MASK
#define GLB_REG_GPIO_11_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_11_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_11_INT_MASK_MSK      (((1U << GLB_REG_GPIO_11_INT_MASK_LEN) - 1) << GLB_REG_GPIO_11_INT_MASK_POS)
#define GLB_REG_GPIO_11_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_11_INT_MASK_LEN) - 1) << GLB_REG_GPIO_11_INT_MASK_POS))
#define GLB_REG_GPIO_11_O                 GLB_REG_GPIO_11_O
#define GLB_REG_GPIO_11_O_POS             (24U)
#define GLB_REG_GPIO_11_O_LEN             (1U)
#define GLB_REG_GPIO_11_O_MSK             (((1U << GLB_REG_GPIO_11_O_LEN) - 1) << GLB_REG_GPIO_11_O_POS)
#define GLB_REG_GPIO_11_O_UMSK            (~(((1U << GLB_REG_GPIO_11_O_LEN) - 1) << GLB_REG_GPIO_11_O_POS))
#define GLB_REG_GPIO_11_SET               GLB_REG_GPIO_11_SET
#define GLB_REG_GPIO_11_SET_POS           (25U)
#define GLB_REG_GPIO_11_SET_LEN           (1U)
#define GLB_REG_GPIO_11_SET_MSK           (((1U << GLB_REG_GPIO_11_SET_LEN) - 1) << GLB_REG_GPIO_11_SET_POS)
#define GLB_REG_GPIO_11_SET_UMSK          (~(((1U << GLB_REG_GPIO_11_SET_LEN) - 1) << GLB_REG_GPIO_11_SET_POS))
#define GLB_REG_GPIO_11_CLR               GLB_REG_GPIO_11_CLR
#define GLB_REG_GPIO_11_CLR_POS           (26U)
#define GLB_REG_GPIO_11_CLR_LEN           (1U)
#define GLB_REG_GPIO_11_CLR_MSK           (((1U << GLB_REG_GPIO_11_CLR_LEN) - 1) << GLB_REG_GPIO_11_CLR_POS)
#define GLB_REG_GPIO_11_CLR_UMSK          (~(((1U << GLB_REG_GPIO_11_CLR_LEN) - 1) << GLB_REG_GPIO_11_CLR_POS))
#define GLB_REG_GPIO_11_I                 GLB_REG_GPIO_11_I
#define GLB_REG_GPIO_11_I_POS             (28U)
#define GLB_REG_GPIO_11_I_LEN             (1U)
#define GLB_REG_GPIO_11_I_MSK             (((1U << GLB_REG_GPIO_11_I_LEN) - 1) << GLB_REG_GPIO_11_I_POS)
#define GLB_REG_GPIO_11_I_UMSK            (~(((1U << GLB_REG_GPIO_11_I_LEN) - 1) << GLB_REG_GPIO_11_I_POS))
#define GLB_REG_GPIO_11_MODE              GLB_REG_GPIO_11_MODE
#define GLB_REG_GPIO_11_MODE_POS          (30U)
#define GLB_REG_GPIO_11_MODE_LEN          (2U)
#define GLB_REG_GPIO_11_MODE_MSK          (((1U << GLB_REG_GPIO_11_MODE_LEN) - 1) << GLB_REG_GPIO_11_MODE_POS)
#define GLB_REG_GPIO_11_MODE_UMSK         (~(((1U << GLB_REG_GPIO_11_MODE_LEN) - 1) << GLB_REG_GPIO_11_MODE_POS))

/* 0x8F4 : gpio_cfg12 */
#define GLB_GPIO_CFG12_OFFSET             (0x8F4)
#define GLB_REG_GPIO_12_IE                GLB_REG_GPIO_12_IE
#define GLB_REG_GPIO_12_IE_POS            (0U)
#define GLB_REG_GPIO_12_IE_LEN            (1U)
#define GLB_REG_GPIO_12_IE_MSK            (((1U << GLB_REG_GPIO_12_IE_LEN) - 1) << GLB_REG_GPIO_12_IE_POS)
#define GLB_REG_GPIO_12_IE_UMSK           (~(((1U << GLB_REG_GPIO_12_IE_LEN) - 1) << GLB_REG_GPIO_12_IE_POS))
#define GLB_REG_GPIO_12_SMT               GLB_REG_GPIO_12_SMT
#define GLB_REG_GPIO_12_SMT_POS           (1U)
#define GLB_REG_GPIO_12_SMT_LEN           (1U)
#define GLB_REG_GPIO_12_SMT_MSK           (((1U << GLB_REG_GPIO_12_SMT_LEN) - 1) << GLB_REG_GPIO_12_SMT_POS)
#define GLB_REG_GPIO_12_SMT_UMSK          (~(((1U << GLB_REG_GPIO_12_SMT_LEN) - 1) << GLB_REG_GPIO_12_SMT_POS))
#define GLB_REG_GPIO_12_DRV               GLB_REG_GPIO_12_DRV
#define GLB_REG_GPIO_12_DRV_POS           (2U)
#define GLB_REG_GPIO_12_DRV_LEN           (2U)
#define GLB_REG_GPIO_12_DRV_MSK           (((1U << GLB_REG_GPIO_12_DRV_LEN) - 1) << GLB_REG_GPIO_12_DRV_POS)
#define GLB_REG_GPIO_12_DRV_UMSK          (~(((1U << GLB_REG_GPIO_12_DRV_LEN) - 1) << GLB_REG_GPIO_12_DRV_POS))
#define GLB_REG_GPIO_12_PU                GLB_REG_GPIO_12_PU
#define GLB_REG_GPIO_12_PU_POS            (4U)
#define GLB_REG_GPIO_12_PU_LEN            (1U)
#define GLB_REG_GPIO_12_PU_MSK            (((1U << GLB_REG_GPIO_12_PU_LEN) - 1) << GLB_REG_GPIO_12_PU_POS)
#define GLB_REG_GPIO_12_PU_UMSK           (~(((1U << GLB_REG_GPIO_12_PU_LEN) - 1) << GLB_REG_GPIO_12_PU_POS))
#define GLB_REG_GPIO_12_PD                GLB_REG_GPIO_12_PD
#define GLB_REG_GPIO_12_PD_POS            (5U)
#define GLB_REG_GPIO_12_PD_LEN            (1U)
#define GLB_REG_GPIO_12_PD_MSK            (((1U << GLB_REG_GPIO_12_PD_LEN) - 1) << GLB_REG_GPIO_12_PD_POS)
#define GLB_REG_GPIO_12_PD_UMSK           (~(((1U << GLB_REG_GPIO_12_PD_LEN) - 1) << GLB_REG_GPIO_12_PD_POS))
#define GLB_REG_GPIO_12_OE                GLB_REG_GPIO_12_OE
#define GLB_REG_GPIO_12_OE_POS            (6U)
#define GLB_REG_GPIO_12_OE_LEN            (1U)
#define GLB_REG_GPIO_12_OE_MSK            (((1U << GLB_REG_GPIO_12_OE_LEN) - 1) << GLB_REG_GPIO_12_OE_POS)
#define GLB_REG_GPIO_12_OE_UMSK           (~(((1U << GLB_REG_GPIO_12_OE_LEN) - 1) << GLB_REG_GPIO_12_OE_POS))
#define GLB_REG_GPIO_12_FUNC_SEL          GLB_REG_GPIO_12_FUNC_SEL
#define GLB_REG_GPIO_12_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_12_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_12_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_12_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_12_FUNC_SEL_POS)
#define GLB_REG_GPIO_12_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_12_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_12_FUNC_SEL_POS))
#define GLB_REG_GPIO_12_INT_MODE_SET      GLB_REG_GPIO_12_INT_MODE_SET
#define GLB_REG_GPIO_12_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_12_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_12_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_12_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_12_INT_MODE_SET_POS)
#define GLB_REG_GPIO_12_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_12_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_12_INT_MODE_SET_POS))
#define GLB_REG_GPIO_12_INT_CLR           GLB_REG_GPIO_12_INT_CLR
#define GLB_REG_GPIO_12_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_12_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_12_INT_CLR_MSK       (((1U << GLB_REG_GPIO_12_INT_CLR_LEN) - 1) << GLB_REG_GPIO_12_INT_CLR_POS)
#define GLB_REG_GPIO_12_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_12_INT_CLR_LEN) - 1) << GLB_REG_GPIO_12_INT_CLR_POS))
#define GLB_GPIO_12_INT_STAT              GLB_GPIO_12_INT_STAT
#define GLB_GPIO_12_INT_STAT_POS          (21U)
#define GLB_GPIO_12_INT_STAT_LEN          (1U)
#define GLB_GPIO_12_INT_STAT_MSK          (((1U << GLB_GPIO_12_INT_STAT_LEN) - 1) << GLB_GPIO_12_INT_STAT_POS)
#define GLB_GPIO_12_INT_STAT_UMSK         (~(((1U << GLB_GPIO_12_INT_STAT_LEN) - 1) << GLB_GPIO_12_INT_STAT_POS))
#define GLB_REG_GPIO_12_INT_MASK          GLB_REG_GPIO_12_INT_MASK
#define GLB_REG_GPIO_12_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_12_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_12_INT_MASK_MSK      (((1U << GLB_REG_GPIO_12_INT_MASK_LEN) - 1) << GLB_REG_GPIO_12_INT_MASK_POS)
#define GLB_REG_GPIO_12_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_12_INT_MASK_LEN) - 1) << GLB_REG_GPIO_12_INT_MASK_POS))
#define GLB_REG_GPIO_12_O                 GLB_REG_GPIO_12_O
#define GLB_REG_GPIO_12_O_POS             (24U)
#define GLB_REG_GPIO_12_O_LEN             (1U)
#define GLB_REG_GPIO_12_O_MSK             (((1U << GLB_REG_GPIO_12_O_LEN) - 1) << GLB_REG_GPIO_12_O_POS)
#define GLB_REG_GPIO_12_O_UMSK            (~(((1U << GLB_REG_GPIO_12_O_LEN) - 1) << GLB_REG_GPIO_12_O_POS))
#define GLB_REG_GPIO_12_SET               GLB_REG_GPIO_12_SET
#define GLB_REG_GPIO_12_SET_POS           (25U)
#define GLB_REG_GPIO_12_SET_LEN           (1U)
#define GLB_REG_GPIO_12_SET_MSK           (((1U << GLB_REG_GPIO_12_SET_LEN) - 1) << GLB_REG_GPIO_12_SET_POS)
#define GLB_REG_GPIO_12_SET_UMSK          (~(((1U << GLB_REG_GPIO_12_SET_LEN) - 1) << GLB_REG_GPIO_12_SET_POS))
#define GLB_REG_GPIO_12_CLR               GLB_REG_GPIO_12_CLR
#define GLB_REG_GPIO_12_CLR_POS           (26U)
#define GLB_REG_GPIO_12_CLR_LEN           (1U)
#define GLB_REG_GPIO_12_CLR_MSK           (((1U << GLB_REG_GPIO_12_CLR_LEN) - 1) << GLB_REG_GPIO_12_CLR_POS)
#define GLB_REG_GPIO_12_CLR_UMSK          (~(((1U << GLB_REG_GPIO_12_CLR_LEN) - 1) << GLB_REG_GPIO_12_CLR_POS))
#define GLB_REG_GPIO_12_I                 GLB_REG_GPIO_12_I
#define GLB_REG_GPIO_12_I_POS             (28U)
#define GLB_REG_GPIO_12_I_LEN             (1U)
#define GLB_REG_GPIO_12_I_MSK             (((1U << GLB_REG_GPIO_12_I_LEN) - 1) << GLB_REG_GPIO_12_I_POS)
#define GLB_REG_GPIO_12_I_UMSK            (~(((1U << GLB_REG_GPIO_12_I_LEN) - 1) << GLB_REG_GPIO_12_I_POS))
#define GLB_REG_GPIO_12_MODE              GLB_REG_GPIO_12_MODE
#define GLB_REG_GPIO_12_MODE_POS          (30U)
#define GLB_REG_GPIO_12_MODE_LEN          (2U)
#define GLB_REG_GPIO_12_MODE_MSK          (((1U << GLB_REG_GPIO_12_MODE_LEN) - 1) << GLB_REG_GPIO_12_MODE_POS)
#define GLB_REG_GPIO_12_MODE_UMSK         (~(((1U << GLB_REG_GPIO_12_MODE_LEN) - 1) << GLB_REG_GPIO_12_MODE_POS))

/* 0x8F8 : gpio_cfg13 */
#define GLB_GPIO_CFG13_OFFSET             (0x8F8)
#define GLB_REG_GPIO_13_IE                GLB_REG_GPIO_13_IE
#define GLB_REG_GPIO_13_IE_POS            (0U)
#define GLB_REG_GPIO_13_IE_LEN            (1U)
#define GLB_REG_GPIO_13_IE_MSK            (((1U << GLB_REG_GPIO_13_IE_LEN) - 1) << GLB_REG_GPIO_13_IE_POS)
#define GLB_REG_GPIO_13_IE_UMSK           (~(((1U << GLB_REG_GPIO_13_IE_LEN) - 1) << GLB_REG_GPIO_13_IE_POS))
#define GLB_REG_GPIO_13_SMT               GLB_REG_GPIO_13_SMT
#define GLB_REG_GPIO_13_SMT_POS           (1U)
#define GLB_REG_GPIO_13_SMT_LEN           (1U)
#define GLB_REG_GPIO_13_SMT_MSK           (((1U << GLB_REG_GPIO_13_SMT_LEN) - 1) << GLB_REG_GPIO_13_SMT_POS)
#define GLB_REG_GPIO_13_SMT_UMSK          (~(((1U << GLB_REG_GPIO_13_SMT_LEN) - 1) << GLB_REG_GPIO_13_SMT_POS))
#define GLB_REG_GPIO_13_DRV               GLB_REG_GPIO_13_DRV
#define GLB_REG_GPIO_13_DRV_POS           (2U)
#define GLB_REG_GPIO_13_DRV_LEN           (2U)
#define GLB_REG_GPIO_13_DRV_MSK           (((1U << GLB_REG_GPIO_13_DRV_LEN) - 1) << GLB_REG_GPIO_13_DRV_POS)
#define GLB_REG_GPIO_13_DRV_UMSK          (~(((1U << GLB_REG_GPIO_13_DRV_LEN) - 1) << GLB_REG_GPIO_13_DRV_POS))
#define GLB_REG_GPIO_13_PU                GLB_REG_GPIO_13_PU
#define GLB_REG_GPIO_13_PU_POS            (4U)
#define GLB_REG_GPIO_13_PU_LEN            (1U)
#define GLB_REG_GPIO_13_PU_MSK            (((1U << GLB_REG_GPIO_13_PU_LEN) - 1) << GLB_REG_GPIO_13_PU_POS)
#define GLB_REG_GPIO_13_PU_UMSK           (~(((1U << GLB_REG_GPIO_13_PU_LEN) - 1) << GLB_REG_GPIO_13_PU_POS))
#define GLB_REG_GPIO_13_PD                GLB_REG_GPIO_13_PD
#define GLB_REG_GPIO_13_PD_POS            (5U)
#define GLB_REG_GPIO_13_PD_LEN            (1U)
#define GLB_REG_GPIO_13_PD_MSK            (((1U << GLB_REG_GPIO_13_PD_LEN) - 1) << GLB_REG_GPIO_13_PD_POS)
#define GLB_REG_GPIO_13_PD_UMSK           (~(((1U << GLB_REG_GPIO_13_PD_LEN) - 1) << GLB_REG_GPIO_13_PD_POS))
#define GLB_REG_GPIO_13_OE                GLB_REG_GPIO_13_OE
#define GLB_REG_GPIO_13_OE_POS            (6U)
#define GLB_REG_GPIO_13_OE_LEN            (1U)
#define GLB_REG_GPIO_13_OE_MSK            (((1U << GLB_REG_GPIO_13_OE_LEN) - 1) << GLB_REG_GPIO_13_OE_POS)
#define GLB_REG_GPIO_13_OE_UMSK           (~(((1U << GLB_REG_GPIO_13_OE_LEN) - 1) << GLB_REG_GPIO_13_OE_POS))
#define GLB_REG_GPIO_13_FUNC_SEL          GLB_REG_GPIO_13_FUNC_SEL
#define GLB_REG_GPIO_13_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_13_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_13_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_13_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_13_FUNC_SEL_POS)
#define GLB_REG_GPIO_13_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_13_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_13_FUNC_SEL_POS))
#define GLB_REG_GPIO_13_INT_MODE_SET      GLB_REG_GPIO_13_INT_MODE_SET
#define GLB_REG_GPIO_13_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_13_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_13_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_13_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_13_INT_MODE_SET_POS)
#define GLB_REG_GPIO_13_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_13_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_13_INT_MODE_SET_POS))
#define GLB_REG_GPIO_13_INT_CLR           GLB_REG_GPIO_13_INT_CLR
#define GLB_REG_GPIO_13_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_13_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_13_INT_CLR_MSK       (((1U << GLB_REG_GPIO_13_INT_CLR_LEN) - 1) << GLB_REG_GPIO_13_INT_CLR_POS)
#define GLB_REG_GPIO_13_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_13_INT_CLR_LEN) - 1) << GLB_REG_GPIO_13_INT_CLR_POS))
#define GLB_GPIO_13_INT_STAT              GLB_GPIO_13_INT_STAT
#define GLB_GPIO_13_INT_STAT_POS          (21U)
#define GLB_GPIO_13_INT_STAT_LEN          (1U)
#define GLB_GPIO_13_INT_STAT_MSK          (((1U << GLB_GPIO_13_INT_STAT_LEN) - 1) << GLB_GPIO_13_INT_STAT_POS)
#define GLB_GPIO_13_INT_STAT_UMSK         (~(((1U << GLB_GPIO_13_INT_STAT_LEN) - 1) << GLB_GPIO_13_INT_STAT_POS))
#define GLB_REG_GPIO_13_INT_MASK          GLB_REG_GPIO_13_INT_MASK
#define GLB_REG_GPIO_13_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_13_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_13_INT_MASK_MSK      (((1U << GLB_REG_GPIO_13_INT_MASK_LEN) - 1) << GLB_REG_GPIO_13_INT_MASK_POS)
#define GLB_REG_GPIO_13_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_13_INT_MASK_LEN) - 1) << GLB_REG_GPIO_13_INT_MASK_POS))
#define GLB_REG_GPIO_13_O                 GLB_REG_GPIO_13_O
#define GLB_REG_GPIO_13_O_POS             (24U)
#define GLB_REG_GPIO_13_O_LEN             (1U)
#define GLB_REG_GPIO_13_O_MSK             (((1U << GLB_REG_GPIO_13_O_LEN) - 1) << GLB_REG_GPIO_13_O_POS)
#define GLB_REG_GPIO_13_O_UMSK            (~(((1U << GLB_REG_GPIO_13_O_LEN) - 1) << GLB_REG_GPIO_13_O_POS))
#define GLB_REG_GPIO_13_SET               GLB_REG_GPIO_13_SET
#define GLB_REG_GPIO_13_SET_POS           (25U)
#define GLB_REG_GPIO_13_SET_LEN           (1U)
#define GLB_REG_GPIO_13_SET_MSK           (((1U << GLB_REG_GPIO_13_SET_LEN) - 1) << GLB_REG_GPIO_13_SET_POS)
#define GLB_REG_GPIO_13_SET_UMSK          (~(((1U << GLB_REG_GPIO_13_SET_LEN) - 1) << GLB_REG_GPIO_13_SET_POS))
#define GLB_REG_GPIO_13_CLR               GLB_REG_GPIO_13_CLR
#define GLB_REG_GPIO_13_CLR_POS           (26U)
#define GLB_REG_GPIO_13_CLR_LEN           (1U)
#define GLB_REG_GPIO_13_CLR_MSK           (((1U << GLB_REG_GPIO_13_CLR_LEN) - 1) << GLB_REG_GPIO_13_CLR_POS)
#define GLB_REG_GPIO_13_CLR_UMSK          (~(((1U << GLB_REG_GPIO_13_CLR_LEN) - 1) << GLB_REG_GPIO_13_CLR_POS))
#define GLB_REG_GPIO_13_I                 GLB_REG_GPIO_13_I
#define GLB_REG_GPIO_13_I_POS             (28U)
#define GLB_REG_GPIO_13_I_LEN             (1U)
#define GLB_REG_GPIO_13_I_MSK             (((1U << GLB_REG_GPIO_13_I_LEN) - 1) << GLB_REG_GPIO_13_I_POS)
#define GLB_REG_GPIO_13_I_UMSK            (~(((1U << GLB_REG_GPIO_13_I_LEN) - 1) << GLB_REG_GPIO_13_I_POS))
#define GLB_REG_GPIO_13_MODE              GLB_REG_GPIO_13_MODE
#define GLB_REG_GPIO_13_MODE_POS          (30U)
#define GLB_REG_GPIO_13_MODE_LEN          (2U)
#define GLB_REG_GPIO_13_MODE_MSK          (((1U << GLB_REG_GPIO_13_MODE_LEN) - 1) << GLB_REG_GPIO_13_MODE_POS)
#define GLB_REG_GPIO_13_MODE_UMSK         (~(((1U << GLB_REG_GPIO_13_MODE_LEN) - 1) << GLB_REG_GPIO_13_MODE_POS))

/* 0x8FC : gpio_cfg14 */
#define GLB_GPIO_CFG14_OFFSET             (0x8FC)
#define GLB_REG_GPIO_14_IE                GLB_REG_GPIO_14_IE
#define GLB_REG_GPIO_14_IE_POS            (0U)
#define GLB_REG_GPIO_14_IE_LEN            (1U)
#define GLB_REG_GPIO_14_IE_MSK            (((1U << GLB_REG_GPIO_14_IE_LEN) - 1) << GLB_REG_GPIO_14_IE_POS)
#define GLB_REG_GPIO_14_IE_UMSK           (~(((1U << GLB_REG_GPIO_14_IE_LEN) - 1) << GLB_REG_GPIO_14_IE_POS))
#define GLB_REG_GPIO_14_SMT               GLB_REG_GPIO_14_SMT
#define GLB_REG_GPIO_14_SMT_POS           (1U)
#define GLB_REG_GPIO_14_SMT_LEN           (1U)
#define GLB_REG_GPIO_14_SMT_MSK           (((1U << GLB_REG_GPIO_14_SMT_LEN) - 1) << GLB_REG_GPIO_14_SMT_POS)
#define GLB_REG_GPIO_14_SMT_UMSK          (~(((1U << GLB_REG_GPIO_14_SMT_LEN) - 1) << GLB_REG_GPIO_14_SMT_POS))
#define GLB_REG_GPIO_14_DRV               GLB_REG_GPIO_14_DRV
#define GLB_REG_GPIO_14_DRV_POS           (2U)
#define GLB_REG_GPIO_14_DRV_LEN           (2U)
#define GLB_REG_GPIO_14_DRV_MSK           (((1U << GLB_REG_GPIO_14_DRV_LEN) - 1) << GLB_REG_GPIO_14_DRV_POS)
#define GLB_REG_GPIO_14_DRV_UMSK          (~(((1U << GLB_REG_GPIO_14_DRV_LEN) - 1) << GLB_REG_GPIO_14_DRV_POS))
#define GLB_REG_GPIO_14_PU                GLB_REG_GPIO_14_PU
#define GLB_REG_GPIO_14_PU_POS            (4U)
#define GLB_REG_GPIO_14_PU_LEN            (1U)
#define GLB_REG_GPIO_14_PU_MSK            (((1U << GLB_REG_GPIO_14_PU_LEN) - 1) << GLB_REG_GPIO_14_PU_POS)
#define GLB_REG_GPIO_14_PU_UMSK           (~(((1U << GLB_REG_GPIO_14_PU_LEN) - 1) << GLB_REG_GPIO_14_PU_POS))
#define GLB_REG_GPIO_14_PD                GLB_REG_GPIO_14_PD
#define GLB_REG_GPIO_14_PD_POS            (5U)
#define GLB_REG_GPIO_14_PD_LEN            (1U)
#define GLB_REG_GPIO_14_PD_MSK            (((1U << GLB_REG_GPIO_14_PD_LEN) - 1) << GLB_REG_GPIO_14_PD_POS)
#define GLB_REG_GPIO_14_PD_UMSK           (~(((1U << GLB_REG_GPIO_14_PD_LEN) - 1) << GLB_REG_GPIO_14_PD_POS))
#define GLB_REG_GPIO_14_OE                GLB_REG_GPIO_14_OE
#define GLB_REG_GPIO_14_OE_POS            (6U)
#define GLB_REG_GPIO_14_OE_LEN            (1U)
#define GLB_REG_GPIO_14_OE_MSK            (((1U << GLB_REG_GPIO_14_OE_LEN) - 1) << GLB_REG_GPIO_14_OE_POS)
#define GLB_REG_GPIO_14_OE_UMSK           (~(((1U << GLB_REG_GPIO_14_OE_LEN) - 1) << GLB_REG_GPIO_14_OE_POS))
#define GLB_REG_GPIO_14_FUNC_SEL          GLB_REG_GPIO_14_FUNC_SEL
#define GLB_REG_GPIO_14_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_14_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_14_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_14_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_14_FUNC_SEL_POS)
#define GLB_REG_GPIO_14_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_14_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_14_FUNC_SEL_POS))
#define GLB_REG_GPIO_14_INT_MODE_SET      GLB_REG_GPIO_14_INT_MODE_SET
#define GLB_REG_GPIO_14_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_14_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_14_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_14_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_14_INT_MODE_SET_POS)
#define GLB_REG_GPIO_14_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_14_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_14_INT_MODE_SET_POS))
#define GLB_REG_GPIO_14_INT_CLR           GLB_REG_GPIO_14_INT_CLR
#define GLB_REG_GPIO_14_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_14_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_14_INT_CLR_MSK       (((1U << GLB_REG_GPIO_14_INT_CLR_LEN) - 1) << GLB_REG_GPIO_14_INT_CLR_POS)
#define GLB_REG_GPIO_14_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_14_INT_CLR_LEN) - 1) << GLB_REG_GPIO_14_INT_CLR_POS))
#define GLB_GPIO_14_INT_STAT              GLB_GPIO_14_INT_STAT
#define GLB_GPIO_14_INT_STAT_POS          (21U)
#define GLB_GPIO_14_INT_STAT_LEN          (1U)
#define GLB_GPIO_14_INT_STAT_MSK          (((1U << GLB_GPIO_14_INT_STAT_LEN) - 1) << GLB_GPIO_14_INT_STAT_POS)
#define GLB_GPIO_14_INT_STAT_UMSK         (~(((1U << GLB_GPIO_14_INT_STAT_LEN) - 1) << GLB_GPIO_14_INT_STAT_POS))
#define GLB_REG_GPIO_14_INT_MASK          GLB_REG_GPIO_14_INT_MASK
#define GLB_REG_GPIO_14_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_14_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_14_INT_MASK_MSK      (((1U << GLB_REG_GPIO_14_INT_MASK_LEN) - 1) << GLB_REG_GPIO_14_INT_MASK_POS)
#define GLB_REG_GPIO_14_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_14_INT_MASK_LEN) - 1) << GLB_REG_GPIO_14_INT_MASK_POS))
#define GLB_REG_GPIO_14_O                 GLB_REG_GPIO_14_O
#define GLB_REG_GPIO_14_O_POS             (24U)
#define GLB_REG_GPIO_14_O_LEN             (1U)
#define GLB_REG_GPIO_14_O_MSK             (((1U << GLB_REG_GPIO_14_O_LEN) - 1) << GLB_REG_GPIO_14_O_POS)
#define GLB_REG_GPIO_14_O_UMSK            (~(((1U << GLB_REG_GPIO_14_O_LEN) - 1) << GLB_REG_GPIO_14_O_POS))
#define GLB_REG_GPIO_14_SET               GLB_REG_GPIO_14_SET
#define GLB_REG_GPIO_14_SET_POS           (25U)
#define GLB_REG_GPIO_14_SET_LEN           (1U)
#define GLB_REG_GPIO_14_SET_MSK           (((1U << GLB_REG_GPIO_14_SET_LEN) - 1) << GLB_REG_GPIO_14_SET_POS)
#define GLB_REG_GPIO_14_SET_UMSK          (~(((1U << GLB_REG_GPIO_14_SET_LEN) - 1) << GLB_REG_GPIO_14_SET_POS))
#define GLB_REG_GPIO_14_CLR               GLB_REG_GPIO_14_CLR
#define GLB_REG_GPIO_14_CLR_POS           (26U)
#define GLB_REG_GPIO_14_CLR_LEN           (1U)
#define GLB_REG_GPIO_14_CLR_MSK           (((1U << GLB_REG_GPIO_14_CLR_LEN) - 1) << GLB_REG_GPIO_14_CLR_POS)
#define GLB_REG_GPIO_14_CLR_UMSK          (~(((1U << GLB_REG_GPIO_14_CLR_LEN) - 1) << GLB_REG_GPIO_14_CLR_POS))
#define GLB_REG_GPIO_14_I                 GLB_REG_GPIO_14_I
#define GLB_REG_GPIO_14_I_POS             (28U)
#define GLB_REG_GPIO_14_I_LEN             (1U)
#define GLB_REG_GPIO_14_I_MSK             (((1U << GLB_REG_GPIO_14_I_LEN) - 1) << GLB_REG_GPIO_14_I_POS)
#define GLB_REG_GPIO_14_I_UMSK            (~(((1U << GLB_REG_GPIO_14_I_LEN) - 1) << GLB_REG_GPIO_14_I_POS))
#define GLB_REG_GPIO_14_MODE              GLB_REG_GPIO_14_MODE
#define GLB_REG_GPIO_14_MODE_POS          (30U)
#define GLB_REG_GPIO_14_MODE_LEN          (2U)
#define GLB_REG_GPIO_14_MODE_MSK          (((1U << GLB_REG_GPIO_14_MODE_LEN) - 1) << GLB_REG_GPIO_14_MODE_POS)
#define GLB_REG_GPIO_14_MODE_UMSK         (~(((1U << GLB_REG_GPIO_14_MODE_LEN) - 1) << GLB_REG_GPIO_14_MODE_POS))

/* 0x900 : gpio_cfg15 */
#define GLB_GPIO_CFG15_OFFSET             (0x900)
#define GLB_REG_GPIO_15_IE                GLB_REG_GPIO_15_IE
#define GLB_REG_GPIO_15_IE_POS            (0U)
#define GLB_REG_GPIO_15_IE_LEN            (1U)
#define GLB_REG_GPIO_15_IE_MSK            (((1U << GLB_REG_GPIO_15_IE_LEN) - 1) << GLB_REG_GPIO_15_IE_POS)
#define GLB_REG_GPIO_15_IE_UMSK           (~(((1U << GLB_REG_GPIO_15_IE_LEN) - 1) << GLB_REG_GPIO_15_IE_POS))
#define GLB_REG_GPIO_15_SMT               GLB_REG_GPIO_15_SMT
#define GLB_REG_GPIO_15_SMT_POS           (1U)
#define GLB_REG_GPIO_15_SMT_LEN           (1U)
#define GLB_REG_GPIO_15_SMT_MSK           (((1U << GLB_REG_GPIO_15_SMT_LEN) - 1) << GLB_REG_GPIO_15_SMT_POS)
#define GLB_REG_GPIO_15_SMT_UMSK          (~(((1U << GLB_REG_GPIO_15_SMT_LEN) - 1) << GLB_REG_GPIO_15_SMT_POS))
#define GLB_REG_GPIO_15_DRV               GLB_REG_GPIO_15_DRV
#define GLB_REG_GPIO_15_DRV_POS           (2U)
#define GLB_REG_GPIO_15_DRV_LEN           (2U)
#define GLB_REG_GPIO_15_DRV_MSK           (((1U << GLB_REG_GPIO_15_DRV_LEN) - 1) << GLB_REG_GPIO_15_DRV_POS)
#define GLB_REG_GPIO_15_DRV_UMSK          (~(((1U << GLB_REG_GPIO_15_DRV_LEN) - 1) << GLB_REG_GPIO_15_DRV_POS))
#define GLB_REG_GPIO_15_PU                GLB_REG_GPIO_15_PU
#define GLB_REG_GPIO_15_PU_POS            (4U)
#define GLB_REG_GPIO_15_PU_LEN            (1U)
#define GLB_REG_GPIO_15_PU_MSK            (((1U << GLB_REG_GPIO_15_PU_LEN) - 1) << GLB_REG_GPIO_15_PU_POS)
#define GLB_REG_GPIO_15_PU_UMSK           (~(((1U << GLB_REG_GPIO_15_PU_LEN) - 1) << GLB_REG_GPIO_15_PU_POS))
#define GLB_REG_GPIO_15_PD                GLB_REG_GPIO_15_PD
#define GLB_REG_GPIO_15_PD_POS            (5U)
#define GLB_REG_GPIO_15_PD_LEN            (1U)
#define GLB_REG_GPIO_15_PD_MSK            (((1U << GLB_REG_GPIO_15_PD_LEN) - 1) << GLB_REG_GPIO_15_PD_POS)
#define GLB_REG_GPIO_15_PD_UMSK           (~(((1U << GLB_REG_GPIO_15_PD_LEN) - 1) << GLB_REG_GPIO_15_PD_POS))
#define GLB_REG_GPIO_15_OE                GLB_REG_GPIO_15_OE
#define GLB_REG_GPIO_15_OE_POS            (6U)
#define GLB_REG_GPIO_15_OE_LEN            (1U)
#define GLB_REG_GPIO_15_OE_MSK            (((1U << GLB_REG_GPIO_15_OE_LEN) - 1) << GLB_REG_GPIO_15_OE_POS)
#define GLB_REG_GPIO_15_OE_UMSK           (~(((1U << GLB_REG_GPIO_15_OE_LEN) - 1) << GLB_REG_GPIO_15_OE_POS))
#define GLB_REG_GPIO_15_FUNC_SEL          GLB_REG_GPIO_15_FUNC_SEL
#define GLB_REG_GPIO_15_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_15_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_15_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_15_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_15_FUNC_SEL_POS)
#define GLB_REG_GPIO_15_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_15_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_15_FUNC_SEL_POS))
#define GLB_REG_GPIO_15_INT_MODE_SET      GLB_REG_GPIO_15_INT_MODE_SET
#define GLB_REG_GPIO_15_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_15_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_15_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_15_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_15_INT_MODE_SET_POS)
#define GLB_REG_GPIO_15_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_15_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_15_INT_MODE_SET_POS))
#define GLB_REG_GPIO_15_INT_CLR           GLB_REG_GPIO_15_INT_CLR
#define GLB_REG_GPIO_15_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_15_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_15_INT_CLR_MSK       (((1U << GLB_REG_GPIO_15_INT_CLR_LEN) - 1) << GLB_REG_GPIO_15_INT_CLR_POS)
#define GLB_REG_GPIO_15_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_15_INT_CLR_LEN) - 1) << GLB_REG_GPIO_15_INT_CLR_POS))
#define GLB_GPIO_15_INT_STAT              GLB_GPIO_15_INT_STAT
#define GLB_GPIO_15_INT_STAT_POS          (21U)
#define GLB_GPIO_15_INT_STAT_LEN          (1U)
#define GLB_GPIO_15_INT_STAT_MSK          (((1U << GLB_GPIO_15_INT_STAT_LEN) - 1) << GLB_GPIO_15_INT_STAT_POS)
#define GLB_GPIO_15_INT_STAT_UMSK         (~(((1U << GLB_GPIO_15_INT_STAT_LEN) - 1) << GLB_GPIO_15_INT_STAT_POS))
#define GLB_REG_GPIO_15_INT_MASK          GLB_REG_GPIO_15_INT_MASK
#define GLB_REG_GPIO_15_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_15_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_15_INT_MASK_MSK      (((1U << GLB_REG_GPIO_15_INT_MASK_LEN) - 1) << GLB_REG_GPIO_15_INT_MASK_POS)
#define GLB_REG_GPIO_15_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_15_INT_MASK_LEN) - 1) << GLB_REG_GPIO_15_INT_MASK_POS))
#define GLB_REG_GPIO_15_O                 GLB_REG_GPIO_15_O
#define GLB_REG_GPIO_15_O_POS             (24U)
#define GLB_REG_GPIO_15_O_LEN             (1U)
#define GLB_REG_GPIO_15_O_MSK             (((1U << GLB_REG_GPIO_15_O_LEN) - 1) << GLB_REG_GPIO_15_O_POS)
#define GLB_REG_GPIO_15_O_UMSK            (~(((1U << GLB_REG_GPIO_15_O_LEN) - 1) << GLB_REG_GPIO_15_O_POS))
#define GLB_REG_GPIO_15_SET               GLB_REG_GPIO_15_SET
#define GLB_REG_GPIO_15_SET_POS           (25U)
#define GLB_REG_GPIO_15_SET_LEN           (1U)
#define GLB_REG_GPIO_15_SET_MSK           (((1U << GLB_REG_GPIO_15_SET_LEN) - 1) << GLB_REG_GPIO_15_SET_POS)
#define GLB_REG_GPIO_15_SET_UMSK          (~(((1U << GLB_REG_GPIO_15_SET_LEN) - 1) << GLB_REG_GPIO_15_SET_POS))
#define GLB_REG_GPIO_15_CLR               GLB_REG_GPIO_15_CLR
#define GLB_REG_GPIO_15_CLR_POS           (26U)
#define GLB_REG_GPIO_15_CLR_LEN           (1U)
#define GLB_REG_GPIO_15_CLR_MSK           (((1U << GLB_REG_GPIO_15_CLR_LEN) - 1) << GLB_REG_GPIO_15_CLR_POS)
#define GLB_REG_GPIO_15_CLR_UMSK          (~(((1U << GLB_REG_GPIO_15_CLR_LEN) - 1) << GLB_REG_GPIO_15_CLR_POS))
#define GLB_REG_GPIO_15_I                 GLB_REG_GPIO_15_I
#define GLB_REG_GPIO_15_I_POS             (28U)
#define GLB_REG_GPIO_15_I_LEN             (1U)
#define GLB_REG_GPIO_15_I_MSK             (((1U << GLB_REG_GPIO_15_I_LEN) - 1) << GLB_REG_GPIO_15_I_POS)
#define GLB_REG_GPIO_15_I_UMSK            (~(((1U << GLB_REG_GPIO_15_I_LEN) - 1) << GLB_REG_GPIO_15_I_POS))
#define GLB_REG_GPIO_15_MODE              GLB_REG_GPIO_15_MODE
#define GLB_REG_GPIO_15_MODE_POS          (30U)
#define GLB_REG_GPIO_15_MODE_LEN          (2U)
#define GLB_REG_GPIO_15_MODE_MSK          (((1U << GLB_REG_GPIO_15_MODE_LEN) - 1) << GLB_REG_GPIO_15_MODE_POS)
#define GLB_REG_GPIO_15_MODE_UMSK         (~(((1U << GLB_REG_GPIO_15_MODE_LEN) - 1) << GLB_REG_GPIO_15_MODE_POS))

/* 0x904 : gpio_cfg16 */
#define GLB_GPIO_CFG16_OFFSET             (0x904)
#define GLB_REG_GPIO_16_IE                GLB_REG_GPIO_16_IE
#define GLB_REG_GPIO_16_IE_POS            (0U)
#define GLB_REG_GPIO_16_IE_LEN            (1U)
#define GLB_REG_GPIO_16_IE_MSK            (((1U << GLB_REG_GPIO_16_IE_LEN) - 1) << GLB_REG_GPIO_16_IE_POS)
#define GLB_REG_GPIO_16_IE_UMSK           (~(((1U << GLB_REG_GPIO_16_IE_LEN) - 1) << GLB_REG_GPIO_16_IE_POS))
#define GLB_REG_GPIO_16_SMT               GLB_REG_GPIO_16_SMT
#define GLB_REG_GPIO_16_SMT_POS           (1U)
#define GLB_REG_GPIO_16_SMT_LEN           (1U)
#define GLB_REG_GPIO_16_SMT_MSK           (((1U << GLB_REG_GPIO_16_SMT_LEN) - 1) << GLB_REG_GPIO_16_SMT_POS)
#define GLB_REG_GPIO_16_SMT_UMSK          (~(((1U << GLB_REG_GPIO_16_SMT_LEN) - 1) << GLB_REG_GPIO_16_SMT_POS))
#define GLB_REG_GPIO_16_DRV               GLB_REG_GPIO_16_DRV
#define GLB_REG_GPIO_16_DRV_POS           (2U)
#define GLB_REG_GPIO_16_DRV_LEN           (2U)
#define GLB_REG_GPIO_16_DRV_MSK           (((1U << GLB_REG_GPIO_16_DRV_LEN) - 1) << GLB_REG_GPIO_16_DRV_POS)
#define GLB_REG_GPIO_16_DRV_UMSK          (~(((1U << GLB_REG_GPIO_16_DRV_LEN) - 1) << GLB_REG_GPIO_16_DRV_POS))
#define GLB_REG_GPIO_16_PU                GLB_REG_GPIO_16_PU
#define GLB_REG_GPIO_16_PU_POS            (4U)
#define GLB_REG_GPIO_16_PU_LEN            (1U)
#define GLB_REG_GPIO_16_PU_MSK            (((1U << GLB_REG_GPIO_16_PU_LEN) - 1) << GLB_REG_GPIO_16_PU_POS)
#define GLB_REG_GPIO_16_PU_UMSK           (~(((1U << GLB_REG_GPIO_16_PU_LEN) - 1) << GLB_REG_GPIO_16_PU_POS))
#define GLB_REG_GPIO_16_PD                GLB_REG_GPIO_16_PD
#define GLB_REG_GPIO_16_PD_POS            (5U)
#define GLB_REG_GPIO_16_PD_LEN            (1U)
#define GLB_REG_GPIO_16_PD_MSK            (((1U << GLB_REG_GPIO_16_PD_LEN) - 1) << GLB_REG_GPIO_16_PD_POS)
#define GLB_REG_GPIO_16_PD_UMSK           (~(((1U << GLB_REG_GPIO_16_PD_LEN) - 1) << GLB_REG_GPIO_16_PD_POS))
#define GLB_REG_GPIO_16_OE                GLB_REG_GPIO_16_OE
#define GLB_REG_GPIO_16_OE_POS            (6U)
#define GLB_REG_GPIO_16_OE_LEN            (1U)
#define GLB_REG_GPIO_16_OE_MSK            (((1U << GLB_REG_GPIO_16_OE_LEN) - 1) << GLB_REG_GPIO_16_OE_POS)
#define GLB_REG_GPIO_16_OE_UMSK           (~(((1U << GLB_REG_GPIO_16_OE_LEN) - 1) << GLB_REG_GPIO_16_OE_POS))
#define GLB_REG_GPIO_16_FUNC_SEL          GLB_REG_GPIO_16_FUNC_SEL
#define GLB_REG_GPIO_16_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_16_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_16_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_16_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_16_FUNC_SEL_POS)
#define GLB_REG_GPIO_16_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_16_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_16_FUNC_SEL_POS))
#define GLB_REG_GPIO_16_INT_MODE_SET      GLB_REG_GPIO_16_INT_MODE_SET
#define GLB_REG_GPIO_16_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_16_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_16_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_16_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_16_INT_MODE_SET_POS)
#define GLB_REG_GPIO_16_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_16_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_16_INT_MODE_SET_POS))
#define GLB_REG_GPIO_16_INT_CLR           GLB_REG_GPIO_16_INT_CLR
#define GLB_REG_GPIO_16_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_16_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_16_INT_CLR_MSK       (((1U << GLB_REG_GPIO_16_INT_CLR_LEN) - 1) << GLB_REG_GPIO_16_INT_CLR_POS)
#define GLB_REG_GPIO_16_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_16_INT_CLR_LEN) - 1) << GLB_REG_GPIO_16_INT_CLR_POS))
#define GLB_GPIO_16_INT_STAT              GLB_GPIO_16_INT_STAT
#define GLB_GPIO_16_INT_STAT_POS          (21U)
#define GLB_GPIO_16_INT_STAT_LEN          (1U)
#define GLB_GPIO_16_INT_STAT_MSK          (((1U << GLB_GPIO_16_INT_STAT_LEN) - 1) << GLB_GPIO_16_INT_STAT_POS)
#define GLB_GPIO_16_INT_STAT_UMSK         (~(((1U << GLB_GPIO_16_INT_STAT_LEN) - 1) << GLB_GPIO_16_INT_STAT_POS))
#define GLB_REG_GPIO_16_INT_MASK          GLB_REG_GPIO_16_INT_MASK
#define GLB_REG_GPIO_16_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_16_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_16_INT_MASK_MSK      (((1U << GLB_REG_GPIO_16_INT_MASK_LEN) - 1) << GLB_REG_GPIO_16_INT_MASK_POS)
#define GLB_REG_GPIO_16_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_16_INT_MASK_LEN) - 1) << GLB_REG_GPIO_16_INT_MASK_POS))
#define GLB_REG_GPIO_16_O                 GLB_REG_GPIO_16_O
#define GLB_REG_GPIO_16_O_POS             (24U)
#define GLB_REG_GPIO_16_O_LEN             (1U)
#define GLB_REG_GPIO_16_O_MSK             (((1U << GLB_REG_GPIO_16_O_LEN) - 1) << GLB_REG_GPIO_16_O_POS)
#define GLB_REG_GPIO_16_O_UMSK            (~(((1U << GLB_REG_GPIO_16_O_LEN) - 1) << GLB_REG_GPIO_16_O_POS))
#define GLB_REG_GPIO_16_SET               GLB_REG_GPIO_16_SET
#define GLB_REG_GPIO_16_SET_POS           (25U)
#define GLB_REG_GPIO_16_SET_LEN           (1U)
#define GLB_REG_GPIO_16_SET_MSK           (((1U << GLB_REG_GPIO_16_SET_LEN) - 1) << GLB_REG_GPIO_16_SET_POS)
#define GLB_REG_GPIO_16_SET_UMSK          (~(((1U << GLB_REG_GPIO_16_SET_LEN) - 1) << GLB_REG_GPIO_16_SET_POS))
#define GLB_REG_GPIO_16_CLR               GLB_REG_GPIO_16_CLR
#define GLB_REG_GPIO_16_CLR_POS           (26U)
#define GLB_REG_GPIO_16_CLR_LEN           (1U)
#define GLB_REG_GPIO_16_CLR_MSK           (((1U << GLB_REG_GPIO_16_CLR_LEN) - 1) << GLB_REG_GPIO_16_CLR_POS)
#define GLB_REG_GPIO_16_CLR_UMSK          (~(((1U << GLB_REG_GPIO_16_CLR_LEN) - 1) << GLB_REG_GPIO_16_CLR_POS))
#define GLB_REG_GPIO_16_I                 GLB_REG_GPIO_16_I
#define GLB_REG_GPIO_16_I_POS             (28U)
#define GLB_REG_GPIO_16_I_LEN             (1U)
#define GLB_REG_GPIO_16_I_MSK             (((1U << GLB_REG_GPIO_16_I_LEN) - 1) << GLB_REG_GPIO_16_I_POS)
#define GLB_REG_GPIO_16_I_UMSK            (~(((1U << GLB_REG_GPIO_16_I_LEN) - 1) << GLB_REG_GPIO_16_I_POS))
#define GLB_REG_GPIO_16_MODE              GLB_REG_GPIO_16_MODE
#define GLB_REG_GPIO_16_MODE_POS          (30U)
#define GLB_REG_GPIO_16_MODE_LEN          (2U)
#define GLB_REG_GPIO_16_MODE_MSK          (((1U << GLB_REG_GPIO_16_MODE_LEN) - 1) << GLB_REG_GPIO_16_MODE_POS)
#define GLB_REG_GPIO_16_MODE_UMSK         (~(((1U << GLB_REG_GPIO_16_MODE_LEN) - 1) << GLB_REG_GPIO_16_MODE_POS))

/* 0x908 : gpio_cfg17 */
#define GLB_GPIO_CFG17_OFFSET             (0x908)
#define GLB_REG_GPIO_17_IE                GLB_REG_GPIO_17_IE
#define GLB_REG_GPIO_17_IE_POS            (0U)
#define GLB_REG_GPIO_17_IE_LEN            (1U)
#define GLB_REG_GPIO_17_IE_MSK            (((1U << GLB_REG_GPIO_17_IE_LEN) - 1) << GLB_REG_GPIO_17_IE_POS)
#define GLB_REG_GPIO_17_IE_UMSK           (~(((1U << GLB_REG_GPIO_17_IE_LEN) - 1) << GLB_REG_GPIO_17_IE_POS))
#define GLB_REG_GPIO_17_SMT               GLB_REG_GPIO_17_SMT
#define GLB_REG_GPIO_17_SMT_POS           (1U)
#define GLB_REG_GPIO_17_SMT_LEN           (1U)
#define GLB_REG_GPIO_17_SMT_MSK           (((1U << GLB_REG_GPIO_17_SMT_LEN) - 1) << GLB_REG_GPIO_17_SMT_POS)
#define GLB_REG_GPIO_17_SMT_UMSK          (~(((1U << GLB_REG_GPIO_17_SMT_LEN) - 1) << GLB_REG_GPIO_17_SMT_POS))
#define GLB_REG_GPIO_17_DRV               GLB_REG_GPIO_17_DRV
#define GLB_REG_GPIO_17_DRV_POS           (2U)
#define GLB_REG_GPIO_17_DRV_LEN           (2U)
#define GLB_REG_GPIO_17_DRV_MSK           (((1U << GLB_REG_GPIO_17_DRV_LEN) - 1) << GLB_REG_GPIO_17_DRV_POS)
#define GLB_REG_GPIO_17_DRV_UMSK          (~(((1U << GLB_REG_GPIO_17_DRV_LEN) - 1) << GLB_REG_GPIO_17_DRV_POS))
#define GLB_REG_GPIO_17_PU                GLB_REG_GPIO_17_PU
#define GLB_REG_GPIO_17_PU_POS            (4U)
#define GLB_REG_GPIO_17_PU_LEN            (1U)
#define GLB_REG_GPIO_17_PU_MSK            (((1U << GLB_REG_GPIO_17_PU_LEN) - 1) << GLB_REG_GPIO_17_PU_POS)
#define GLB_REG_GPIO_17_PU_UMSK           (~(((1U << GLB_REG_GPIO_17_PU_LEN) - 1) << GLB_REG_GPIO_17_PU_POS))
#define GLB_REG_GPIO_17_PD                GLB_REG_GPIO_17_PD
#define GLB_REG_GPIO_17_PD_POS            (5U)
#define GLB_REG_GPIO_17_PD_LEN            (1U)
#define GLB_REG_GPIO_17_PD_MSK            (((1U << GLB_REG_GPIO_17_PD_LEN) - 1) << GLB_REG_GPIO_17_PD_POS)
#define GLB_REG_GPIO_17_PD_UMSK           (~(((1U << GLB_REG_GPIO_17_PD_LEN) - 1) << GLB_REG_GPIO_17_PD_POS))
#define GLB_REG_GPIO_17_OE                GLB_REG_GPIO_17_OE
#define GLB_REG_GPIO_17_OE_POS            (6U)
#define GLB_REG_GPIO_17_OE_LEN            (1U)
#define GLB_REG_GPIO_17_OE_MSK            (((1U << GLB_REG_GPIO_17_OE_LEN) - 1) << GLB_REG_GPIO_17_OE_POS)
#define GLB_REG_GPIO_17_OE_UMSK           (~(((1U << GLB_REG_GPIO_17_OE_LEN) - 1) << GLB_REG_GPIO_17_OE_POS))
#define GLB_REG_GPIO_17_FUNC_SEL          GLB_REG_GPIO_17_FUNC_SEL
#define GLB_REG_GPIO_17_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_17_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_17_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_17_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_17_FUNC_SEL_POS)
#define GLB_REG_GPIO_17_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_17_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_17_FUNC_SEL_POS))
#define GLB_REG_GPIO_17_INT_MODE_SET      GLB_REG_GPIO_17_INT_MODE_SET
#define GLB_REG_GPIO_17_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_17_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_17_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_17_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_17_INT_MODE_SET_POS)
#define GLB_REG_GPIO_17_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_17_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_17_INT_MODE_SET_POS))
#define GLB_REG_GPIO_17_INT_CLR           GLB_REG_GPIO_17_INT_CLR
#define GLB_REG_GPIO_17_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_17_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_17_INT_CLR_MSK       (((1U << GLB_REG_GPIO_17_INT_CLR_LEN) - 1) << GLB_REG_GPIO_17_INT_CLR_POS)
#define GLB_REG_GPIO_17_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_17_INT_CLR_LEN) - 1) << GLB_REG_GPIO_17_INT_CLR_POS))
#define GLB_GPIO_17_INT_STAT              GLB_GPIO_17_INT_STAT
#define GLB_GPIO_17_INT_STAT_POS          (21U)
#define GLB_GPIO_17_INT_STAT_LEN          (1U)
#define GLB_GPIO_17_INT_STAT_MSK          (((1U << GLB_GPIO_17_INT_STAT_LEN) - 1) << GLB_GPIO_17_INT_STAT_POS)
#define GLB_GPIO_17_INT_STAT_UMSK         (~(((1U << GLB_GPIO_17_INT_STAT_LEN) - 1) << GLB_GPIO_17_INT_STAT_POS))
#define GLB_REG_GPIO_17_INT_MASK          GLB_REG_GPIO_17_INT_MASK
#define GLB_REG_GPIO_17_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_17_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_17_INT_MASK_MSK      (((1U << GLB_REG_GPIO_17_INT_MASK_LEN) - 1) << GLB_REG_GPIO_17_INT_MASK_POS)
#define GLB_REG_GPIO_17_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_17_INT_MASK_LEN) - 1) << GLB_REG_GPIO_17_INT_MASK_POS))
#define GLB_REG_GPIO_17_O                 GLB_REG_GPIO_17_O
#define GLB_REG_GPIO_17_O_POS             (24U)
#define GLB_REG_GPIO_17_O_LEN             (1U)
#define GLB_REG_GPIO_17_O_MSK             (((1U << GLB_REG_GPIO_17_O_LEN) - 1) << GLB_REG_GPIO_17_O_POS)
#define GLB_REG_GPIO_17_O_UMSK            (~(((1U << GLB_REG_GPIO_17_O_LEN) - 1) << GLB_REG_GPIO_17_O_POS))
#define GLB_REG_GPIO_17_SET               GLB_REG_GPIO_17_SET
#define GLB_REG_GPIO_17_SET_POS           (25U)
#define GLB_REG_GPIO_17_SET_LEN           (1U)
#define GLB_REG_GPIO_17_SET_MSK           (((1U << GLB_REG_GPIO_17_SET_LEN) - 1) << GLB_REG_GPIO_17_SET_POS)
#define GLB_REG_GPIO_17_SET_UMSK          (~(((1U << GLB_REG_GPIO_17_SET_LEN) - 1) << GLB_REG_GPIO_17_SET_POS))
#define GLB_REG_GPIO_17_CLR               GLB_REG_GPIO_17_CLR
#define GLB_REG_GPIO_17_CLR_POS           (26U)
#define GLB_REG_GPIO_17_CLR_LEN           (1U)
#define GLB_REG_GPIO_17_CLR_MSK           (((1U << GLB_REG_GPIO_17_CLR_LEN) - 1) << GLB_REG_GPIO_17_CLR_POS)
#define GLB_REG_GPIO_17_CLR_UMSK          (~(((1U << GLB_REG_GPIO_17_CLR_LEN) - 1) << GLB_REG_GPIO_17_CLR_POS))
#define GLB_REG_GPIO_17_I                 GLB_REG_GPIO_17_I
#define GLB_REG_GPIO_17_I_POS             (28U)
#define GLB_REG_GPIO_17_I_LEN             (1U)
#define GLB_REG_GPIO_17_I_MSK             (((1U << GLB_REG_GPIO_17_I_LEN) - 1) << GLB_REG_GPIO_17_I_POS)
#define GLB_REG_GPIO_17_I_UMSK            (~(((1U << GLB_REG_GPIO_17_I_LEN) - 1) << GLB_REG_GPIO_17_I_POS))
#define GLB_REG_GPIO_17_MODE              GLB_REG_GPIO_17_MODE
#define GLB_REG_GPIO_17_MODE_POS          (30U)
#define GLB_REG_GPIO_17_MODE_LEN          (2U)
#define GLB_REG_GPIO_17_MODE_MSK          (((1U << GLB_REG_GPIO_17_MODE_LEN) - 1) << GLB_REG_GPIO_17_MODE_POS)
#define GLB_REG_GPIO_17_MODE_UMSK         (~(((1U << GLB_REG_GPIO_17_MODE_LEN) - 1) << GLB_REG_GPIO_17_MODE_POS))

/* 0x90C : gpio_cfg18 */
#define GLB_GPIO_CFG18_OFFSET             (0x90C)
#define GLB_REG_GPIO_18_IE                GLB_REG_GPIO_18_IE
#define GLB_REG_GPIO_18_IE_POS            (0U)
#define GLB_REG_GPIO_18_IE_LEN            (1U)
#define GLB_REG_GPIO_18_IE_MSK            (((1U << GLB_REG_GPIO_18_IE_LEN) - 1) << GLB_REG_GPIO_18_IE_POS)
#define GLB_REG_GPIO_18_IE_UMSK           (~(((1U << GLB_REG_GPIO_18_IE_LEN) - 1) << GLB_REG_GPIO_18_IE_POS))
#define GLB_REG_GPIO_18_SMT               GLB_REG_GPIO_18_SMT
#define GLB_REG_GPIO_18_SMT_POS           (1U)
#define GLB_REG_GPIO_18_SMT_LEN           (1U)
#define GLB_REG_GPIO_18_SMT_MSK           (((1U << GLB_REG_GPIO_18_SMT_LEN) - 1) << GLB_REG_GPIO_18_SMT_POS)
#define GLB_REG_GPIO_18_SMT_UMSK          (~(((1U << GLB_REG_GPIO_18_SMT_LEN) - 1) << GLB_REG_GPIO_18_SMT_POS))
#define GLB_REG_GPIO_18_DRV               GLB_REG_GPIO_18_DRV
#define GLB_REG_GPIO_18_DRV_POS           (2U)
#define GLB_REG_GPIO_18_DRV_LEN           (2U)
#define GLB_REG_GPIO_18_DRV_MSK           (((1U << GLB_REG_GPIO_18_DRV_LEN) - 1) << GLB_REG_GPIO_18_DRV_POS)
#define GLB_REG_GPIO_18_DRV_UMSK          (~(((1U << GLB_REG_GPIO_18_DRV_LEN) - 1) << GLB_REG_GPIO_18_DRV_POS))
#define GLB_REG_GPIO_18_PU                GLB_REG_GPIO_18_PU
#define GLB_REG_GPIO_18_PU_POS            (4U)
#define GLB_REG_GPIO_18_PU_LEN            (1U)
#define GLB_REG_GPIO_18_PU_MSK            (((1U << GLB_REG_GPIO_18_PU_LEN) - 1) << GLB_REG_GPIO_18_PU_POS)
#define GLB_REG_GPIO_18_PU_UMSK           (~(((1U << GLB_REG_GPIO_18_PU_LEN) - 1) << GLB_REG_GPIO_18_PU_POS))
#define GLB_REG_GPIO_18_PD                GLB_REG_GPIO_18_PD
#define GLB_REG_GPIO_18_PD_POS            (5U)
#define GLB_REG_GPIO_18_PD_LEN            (1U)
#define GLB_REG_GPIO_18_PD_MSK            (((1U << GLB_REG_GPIO_18_PD_LEN) - 1) << GLB_REG_GPIO_18_PD_POS)
#define GLB_REG_GPIO_18_PD_UMSK           (~(((1U << GLB_REG_GPIO_18_PD_LEN) - 1) << GLB_REG_GPIO_18_PD_POS))
#define GLB_REG_GPIO_18_OE                GLB_REG_GPIO_18_OE
#define GLB_REG_GPIO_18_OE_POS            (6U)
#define GLB_REG_GPIO_18_OE_LEN            (1U)
#define GLB_REG_GPIO_18_OE_MSK            (((1U << GLB_REG_GPIO_18_OE_LEN) - 1) << GLB_REG_GPIO_18_OE_POS)
#define GLB_REG_GPIO_18_OE_UMSK           (~(((1U << GLB_REG_GPIO_18_OE_LEN) - 1) << GLB_REG_GPIO_18_OE_POS))
#define GLB_REG_GPIO_18_FUNC_SEL          GLB_REG_GPIO_18_FUNC_SEL
#define GLB_REG_GPIO_18_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_18_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_18_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_18_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_18_FUNC_SEL_POS)
#define GLB_REG_GPIO_18_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_18_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_18_FUNC_SEL_POS))
#define GLB_REG_GPIO_18_INT_MODE_SET      GLB_REG_GPIO_18_INT_MODE_SET
#define GLB_REG_GPIO_18_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_18_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_18_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_18_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_18_INT_MODE_SET_POS)
#define GLB_REG_GPIO_18_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_18_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_18_INT_MODE_SET_POS))
#define GLB_REG_GPIO_18_INT_CLR           GLB_REG_GPIO_18_INT_CLR
#define GLB_REG_GPIO_18_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_18_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_18_INT_CLR_MSK       (((1U << GLB_REG_GPIO_18_INT_CLR_LEN) - 1) << GLB_REG_GPIO_18_INT_CLR_POS)
#define GLB_REG_GPIO_18_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_18_INT_CLR_LEN) - 1) << GLB_REG_GPIO_18_INT_CLR_POS))
#define GLB_GPIO_18_INT_STAT              GLB_GPIO_18_INT_STAT
#define GLB_GPIO_18_INT_STAT_POS          (21U)
#define GLB_GPIO_18_INT_STAT_LEN          (1U)
#define GLB_GPIO_18_INT_STAT_MSK          (((1U << GLB_GPIO_18_INT_STAT_LEN) - 1) << GLB_GPIO_18_INT_STAT_POS)
#define GLB_GPIO_18_INT_STAT_UMSK         (~(((1U << GLB_GPIO_18_INT_STAT_LEN) - 1) << GLB_GPIO_18_INT_STAT_POS))
#define GLB_REG_GPIO_18_INT_MASK          GLB_REG_GPIO_18_INT_MASK
#define GLB_REG_GPIO_18_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_18_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_18_INT_MASK_MSK      (((1U << GLB_REG_GPIO_18_INT_MASK_LEN) - 1) << GLB_REG_GPIO_18_INT_MASK_POS)
#define GLB_REG_GPIO_18_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_18_INT_MASK_LEN) - 1) << GLB_REG_GPIO_18_INT_MASK_POS))
#define GLB_REG_GPIO_18_O                 GLB_REG_GPIO_18_O
#define GLB_REG_GPIO_18_O_POS             (24U)
#define GLB_REG_GPIO_18_O_LEN             (1U)
#define GLB_REG_GPIO_18_O_MSK             (((1U << GLB_REG_GPIO_18_O_LEN) - 1) << GLB_REG_GPIO_18_O_POS)
#define GLB_REG_GPIO_18_O_UMSK            (~(((1U << GLB_REG_GPIO_18_O_LEN) - 1) << GLB_REG_GPIO_18_O_POS))
#define GLB_REG_GPIO_18_SET               GLB_REG_GPIO_18_SET
#define GLB_REG_GPIO_18_SET_POS           (25U)
#define GLB_REG_GPIO_18_SET_LEN           (1U)
#define GLB_REG_GPIO_18_SET_MSK           (((1U << GLB_REG_GPIO_18_SET_LEN) - 1) << GLB_REG_GPIO_18_SET_POS)
#define GLB_REG_GPIO_18_SET_UMSK          (~(((1U << GLB_REG_GPIO_18_SET_LEN) - 1) << GLB_REG_GPIO_18_SET_POS))
#define GLB_REG_GPIO_18_CLR               GLB_REG_GPIO_18_CLR
#define GLB_REG_GPIO_18_CLR_POS           (26U)
#define GLB_REG_GPIO_18_CLR_LEN           (1U)
#define GLB_REG_GPIO_18_CLR_MSK           (((1U << GLB_REG_GPIO_18_CLR_LEN) - 1) << GLB_REG_GPIO_18_CLR_POS)
#define GLB_REG_GPIO_18_CLR_UMSK          (~(((1U << GLB_REG_GPIO_18_CLR_LEN) - 1) << GLB_REG_GPIO_18_CLR_POS))
#define GLB_REG_GPIO_18_I                 GLB_REG_GPIO_18_I
#define GLB_REG_GPIO_18_I_POS             (28U)
#define GLB_REG_GPIO_18_I_LEN             (1U)
#define GLB_REG_GPIO_18_I_MSK             (((1U << GLB_REG_GPIO_18_I_LEN) - 1) << GLB_REG_GPIO_18_I_POS)
#define GLB_REG_GPIO_18_I_UMSK            (~(((1U << GLB_REG_GPIO_18_I_LEN) - 1) << GLB_REG_GPIO_18_I_POS))
#define GLB_REG_GPIO_18_MODE              GLB_REG_GPIO_18_MODE
#define GLB_REG_GPIO_18_MODE_POS          (30U)
#define GLB_REG_GPIO_18_MODE_LEN          (2U)
#define GLB_REG_GPIO_18_MODE_MSK          (((1U << GLB_REG_GPIO_18_MODE_LEN) - 1) << GLB_REG_GPIO_18_MODE_POS)
#define GLB_REG_GPIO_18_MODE_UMSK         (~(((1U << GLB_REG_GPIO_18_MODE_LEN) - 1) << GLB_REG_GPIO_18_MODE_POS))

/* 0x910 : gpio_cfg19 */
#define GLB_GPIO_CFG19_OFFSET             (0x910)
#define GLB_REG_GPIO_19_IE                GLB_REG_GPIO_19_IE
#define GLB_REG_GPIO_19_IE_POS            (0U)
#define GLB_REG_GPIO_19_IE_LEN            (1U)
#define GLB_REG_GPIO_19_IE_MSK            (((1U << GLB_REG_GPIO_19_IE_LEN) - 1) << GLB_REG_GPIO_19_IE_POS)
#define GLB_REG_GPIO_19_IE_UMSK           (~(((1U << GLB_REG_GPIO_19_IE_LEN) - 1) << GLB_REG_GPIO_19_IE_POS))
#define GLB_REG_GPIO_19_SMT               GLB_REG_GPIO_19_SMT
#define GLB_REG_GPIO_19_SMT_POS           (1U)
#define GLB_REG_GPIO_19_SMT_LEN           (1U)
#define GLB_REG_GPIO_19_SMT_MSK           (((1U << GLB_REG_GPIO_19_SMT_LEN) - 1) << GLB_REG_GPIO_19_SMT_POS)
#define GLB_REG_GPIO_19_SMT_UMSK          (~(((1U << GLB_REG_GPIO_19_SMT_LEN) - 1) << GLB_REG_GPIO_19_SMT_POS))
#define GLB_REG_GPIO_19_DRV               GLB_REG_GPIO_19_DRV
#define GLB_REG_GPIO_19_DRV_POS           (2U)
#define GLB_REG_GPIO_19_DRV_LEN           (2U)
#define GLB_REG_GPIO_19_DRV_MSK           (((1U << GLB_REG_GPIO_19_DRV_LEN) - 1) << GLB_REG_GPIO_19_DRV_POS)
#define GLB_REG_GPIO_19_DRV_UMSK          (~(((1U << GLB_REG_GPIO_19_DRV_LEN) - 1) << GLB_REG_GPIO_19_DRV_POS))
#define GLB_REG_GPIO_19_PU                GLB_REG_GPIO_19_PU
#define GLB_REG_GPIO_19_PU_POS            (4U)
#define GLB_REG_GPIO_19_PU_LEN            (1U)
#define GLB_REG_GPIO_19_PU_MSK            (((1U << GLB_REG_GPIO_19_PU_LEN) - 1) << GLB_REG_GPIO_19_PU_POS)
#define GLB_REG_GPIO_19_PU_UMSK           (~(((1U << GLB_REG_GPIO_19_PU_LEN) - 1) << GLB_REG_GPIO_19_PU_POS))
#define GLB_REG_GPIO_19_PD                GLB_REG_GPIO_19_PD
#define GLB_REG_GPIO_19_PD_POS            (5U)
#define GLB_REG_GPIO_19_PD_LEN            (1U)
#define GLB_REG_GPIO_19_PD_MSK            (((1U << GLB_REG_GPIO_19_PD_LEN) - 1) << GLB_REG_GPIO_19_PD_POS)
#define GLB_REG_GPIO_19_PD_UMSK           (~(((1U << GLB_REG_GPIO_19_PD_LEN) - 1) << GLB_REG_GPIO_19_PD_POS))
#define GLB_REG_GPIO_19_OE                GLB_REG_GPIO_19_OE
#define GLB_REG_GPIO_19_OE_POS            (6U)
#define GLB_REG_GPIO_19_OE_LEN            (1U)
#define GLB_REG_GPIO_19_OE_MSK            (((1U << GLB_REG_GPIO_19_OE_LEN) - 1) << GLB_REG_GPIO_19_OE_POS)
#define GLB_REG_GPIO_19_OE_UMSK           (~(((1U << GLB_REG_GPIO_19_OE_LEN) - 1) << GLB_REG_GPIO_19_OE_POS))
#define GLB_REG_GPIO_19_FUNC_SEL          GLB_REG_GPIO_19_FUNC_SEL
#define GLB_REG_GPIO_19_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_19_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_19_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_19_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_19_FUNC_SEL_POS)
#define GLB_REG_GPIO_19_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_19_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_19_FUNC_SEL_POS))
#define GLB_REG_GPIO_19_INT_MODE_SET      GLB_REG_GPIO_19_INT_MODE_SET
#define GLB_REG_GPIO_19_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_19_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_19_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_19_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_19_INT_MODE_SET_POS)
#define GLB_REG_GPIO_19_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_19_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_19_INT_MODE_SET_POS))
#define GLB_REG_GPIO_19_INT_CLR           GLB_REG_GPIO_19_INT_CLR
#define GLB_REG_GPIO_19_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_19_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_19_INT_CLR_MSK       (((1U << GLB_REG_GPIO_19_INT_CLR_LEN) - 1) << GLB_REG_GPIO_19_INT_CLR_POS)
#define GLB_REG_GPIO_19_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_19_INT_CLR_LEN) - 1) << GLB_REG_GPIO_19_INT_CLR_POS))
#define GLB_GPIO_19_INT_STAT              GLB_GPIO_19_INT_STAT
#define GLB_GPIO_19_INT_STAT_POS          (21U)
#define GLB_GPIO_19_INT_STAT_LEN          (1U)
#define GLB_GPIO_19_INT_STAT_MSK          (((1U << GLB_GPIO_19_INT_STAT_LEN) - 1) << GLB_GPIO_19_INT_STAT_POS)
#define GLB_GPIO_19_INT_STAT_UMSK         (~(((1U << GLB_GPIO_19_INT_STAT_LEN) - 1) << GLB_GPIO_19_INT_STAT_POS))
#define GLB_REG_GPIO_19_INT_MASK          GLB_REG_GPIO_19_INT_MASK
#define GLB_REG_GPIO_19_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_19_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_19_INT_MASK_MSK      (((1U << GLB_REG_GPIO_19_INT_MASK_LEN) - 1) << GLB_REG_GPIO_19_INT_MASK_POS)
#define GLB_REG_GPIO_19_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_19_INT_MASK_LEN) - 1) << GLB_REG_GPIO_19_INT_MASK_POS))
#define GLB_REG_GPIO_19_O                 GLB_REG_GPIO_19_O
#define GLB_REG_GPIO_19_O_POS             (24U)
#define GLB_REG_GPIO_19_O_LEN             (1U)
#define GLB_REG_GPIO_19_O_MSK             (((1U << GLB_REG_GPIO_19_O_LEN) - 1) << GLB_REG_GPIO_19_O_POS)
#define GLB_REG_GPIO_19_O_UMSK            (~(((1U << GLB_REG_GPIO_19_O_LEN) - 1) << GLB_REG_GPIO_19_O_POS))
#define GLB_REG_GPIO_19_SET               GLB_REG_GPIO_19_SET
#define GLB_REG_GPIO_19_SET_POS           (25U)
#define GLB_REG_GPIO_19_SET_LEN           (1U)
#define GLB_REG_GPIO_19_SET_MSK           (((1U << GLB_REG_GPIO_19_SET_LEN) - 1) << GLB_REG_GPIO_19_SET_POS)
#define GLB_REG_GPIO_19_SET_UMSK          (~(((1U << GLB_REG_GPIO_19_SET_LEN) - 1) << GLB_REG_GPIO_19_SET_POS))
#define GLB_REG_GPIO_19_CLR               GLB_REG_GPIO_19_CLR
#define GLB_REG_GPIO_19_CLR_POS           (26U)
#define GLB_REG_GPIO_19_CLR_LEN           (1U)
#define GLB_REG_GPIO_19_CLR_MSK           (((1U << GLB_REG_GPIO_19_CLR_LEN) - 1) << GLB_REG_GPIO_19_CLR_POS)
#define GLB_REG_GPIO_19_CLR_UMSK          (~(((1U << GLB_REG_GPIO_19_CLR_LEN) - 1) << GLB_REG_GPIO_19_CLR_POS))
#define GLB_REG_GPIO_19_I                 GLB_REG_GPIO_19_I
#define GLB_REG_GPIO_19_I_POS             (28U)
#define GLB_REG_GPIO_19_I_LEN             (1U)
#define GLB_REG_GPIO_19_I_MSK             (((1U << GLB_REG_GPIO_19_I_LEN) - 1) << GLB_REG_GPIO_19_I_POS)
#define GLB_REG_GPIO_19_I_UMSK            (~(((1U << GLB_REG_GPIO_19_I_LEN) - 1) << GLB_REG_GPIO_19_I_POS))
#define GLB_REG_GPIO_19_MODE              GLB_REG_GPIO_19_MODE
#define GLB_REG_GPIO_19_MODE_POS          (30U)
#define GLB_REG_GPIO_19_MODE_LEN          (2U)
#define GLB_REG_GPIO_19_MODE_MSK          (((1U << GLB_REG_GPIO_19_MODE_LEN) - 1) << GLB_REG_GPIO_19_MODE_POS)
#define GLB_REG_GPIO_19_MODE_UMSK         (~(((1U << GLB_REG_GPIO_19_MODE_LEN) - 1) << GLB_REG_GPIO_19_MODE_POS))

/* 0x914 : gpio_cfg20 */
#define GLB_GPIO_CFG20_OFFSET             (0x914)
#define GLB_REG_GPIO_20_IE                GLB_REG_GPIO_20_IE
#define GLB_REG_GPIO_20_IE_POS            (0U)
#define GLB_REG_GPIO_20_IE_LEN            (1U)
#define GLB_REG_GPIO_20_IE_MSK            (((1U << GLB_REG_GPIO_20_IE_LEN) - 1) << GLB_REG_GPIO_20_IE_POS)
#define GLB_REG_GPIO_20_IE_UMSK           (~(((1U << GLB_REG_GPIO_20_IE_LEN) - 1) << GLB_REG_GPIO_20_IE_POS))
#define GLB_REG_GPIO_20_SMT               GLB_REG_GPIO_20_SMT
#define GLB_REG_GPIO_20_SMT_POS           (1U)
#define GLB_REG_GPIO_20_SMT_LEN           (1U)
#define GLB_REG_GPIO_20_SMT_MSK           (((1U << GLB_REG_GPIO_20_SMT_LEN) - 1) << GLB_REG_GPIO_20_SMT_POS)
#define GLB_REG_GPIO_20_SMT_UMSK          (~(((1U << GLB_REG_GPIO_20_SMT_LEN) - 1) << GLB_REG_GPIO_20_SMT_POS))
#define GLB_REG_GPIO_20_DRV               GLB_REG_GPIO_20_DRV
#define GLB_REG_GPIO_20_DRV_POS           (2U)
#define GLB_REG_GPIO_20_DRV_LEN           (2U)
#define GLB_REG_GPIO_20_DRV_MSK           (((1U << GLB_REG_GPIO_20_DRV_LEN) - 1) << GLB_REG_GPIO_20_DRV_POS)
#define GLB_REG_GPIO_20_DRV_UMSK          (~(((1U << GLB_REG_GPIO_20_DRV_LEN) - 1) << GLB_REG_GPIO_20_DRV_POS))
#define GLB_REG_GPIO_20_PU                GLB_REG_GPIO_20_PU
#define GLB_REG_GPIO_20_PU_POS            (4U)
#define GLB_REG_GPIO_20_PU_LEN            (1U)
#define GLB_REG_GPIO_20_PU_MSK            (((1U << GLB_REG_GPIO_20_PU_LEN) - 1) << GLB_REG_GPIO_20_PU_POS)
#define GLB_REG_GPIO_20_PU_UMSK           (~(((1U << GLB_REG_GPIO_20_PU_LEN) - 1) << GLB_REG_GPIO_20_PU_POS))
#define GLB_REG_GPIO_20_PD                GLB_REG_GPIO_20_PD
#define GLB_REG_GPIO_20_PD_POS            (5U)
#define GLB_REG_GPIO_20_PD_LEN            (1U)
#define GLB_REG_GPIO_20_PD_MSK            (((1U << GLB_REG_GPIO_20_PD_LEN) - 1) << GLB_REG_GPIO_20_PD_POS)
#define GLB_REG_GPIO_20_PD_UMSK           (~(((1U << GLB_REG_GPIO_20_PD_LEN) - 1) << GLB_REG_GPIO_20_PD_POS))
#define GLB_REG_GPIO_20_OE                GLB_REG_GPIO_20_OE
#define GLB_REG_GPIO_20_OE_POS            (6U)
#define GLB_REG_GPIO_20_OE_LEN            (1U)
#define GLB_REG_GPIO_20_OE_MSK            (((1U << GLB_REG_GPIO_20_OE_LEN) - 1) << GLB_REG_GPIO_20_OE_POS)
#define GLB_REG_GPIO_20_OE_UMSK           (~(((1U << GLB_REG_GPIO_20_OE_LEN) - 1) << GLB_REG_GPIO_20_OE_POS))
#define GLB_REG_GPIO_20_FUNC_SEL          GLB_REG_GPIO_20_FUNC_SEL
#define GLB_REG_GPIO_20_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_20_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_20_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_20_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_20_FUNC_SEL_POS)
#define GLB_REG_GPIO_20_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_20_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_20_FUNC_SEL_POS))
#define GLB_REG_GPIO_20_INT_MODE_SET      GLB_REG_GPIO_20_INT_MODE_SET
#define GLB_REG_GPIO_20_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_20_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_20_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_20_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_20_INT_MODE_SET_POS)
#define GLB_REG_GPIO_20_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_20_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_20_INT_MODE_SET_POS))
#define GLB_REG_GPIO_20_INT_CLR           GLB_REG_GPIO_20_INT_CLR
#define GLB_REG_GPIO_20_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_20_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_20_INT_CLR_MSK       (((1U << GLB_REG_GPIO_20_INT_CLR_LEN) - 1) << GLB_REG_GPIO_20_INT_CLR_POS)
#define GLB_REG_GPIO_20_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_20_INT_CLR_LEN) - 1) << GLB_REG_GPIO_20_INT_CLR_POS))
#define GLB_GPIO_20_INT_STAT              GLB_GPIO_20_INT_STAT
#define GLB_GPIO_20_INT_STAT_POS          (21U)
#define GLB_GPIO_20_INT_STAT_LEN          (1U)
#define GLB_GPIO_20_INT_STAT_MSK          (((1U << GLB_GPIO_20_INT_STAT_LEN) - 1) << GLB_GPIO_20_INT_STAT_POS)
#define GLB_GPIO_20_INT_STAT_UMSK         (~(((1U << GLB_GPIO_20_INT_STAT_LEN) - 1) << GLB_GPIO_20_INT_STAT_POS))
#define GLB_REG_GPIO_20_INT_MASK          GLB_REG_GPIO_20_INT_MASK
#define GLB_REG_GPIO_20_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_20_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_20_INT_MASK_MSK      (((1U << GLB_REG_GPIO_20_INT_MASK_LEN) - 1) << GLB_REG_GPIO_20_INT_MASK_POS)
#define GLB_REG_GPIO_20_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_20_INT_MASK_LEN) - 1) << GLB_REG_GPIO_20_INT_MASK_POS))
#define GLB_REG_GPIO_20_O                 GLB_REG_GPIO_20_O
#define GLB_REG_GPIO_20_O_POS             (24U)
#define GLB_REG_GPIO_20_O_LEN             (1U)
#define GLB_REG_GPIO_20_O_MSK             (((1U << GLB_REG_GPIO_20_O_LEN) - 1) << GLB_REG_GPIO_20_O_POS)
#define GLB_REG_GPIO_20_O_UMSK            (~(((1U << GLB_REG_GPIO_20_O_LEN) - 1) << GLB_REG_GPIO_20_O_POS))
#define GLB_REG_GPIO_20_SET               GLB_REG_GPIO_20_SET
#define GLB_REG_GPIO_20_SET_POS           (25U)
#define GLB_REG_GPIO_20_SET_LEN           (1U)
#define GLB_REG_GPIO_20_SET_MSK           (((1U << GLB_REG_GPIO_20_SET_LEN) - 1) << GLB_REG_GPIO_20_SET_POS)
#define GLB_REG_GPIO_20_SET_UMSK          (~(((1U << GLB_REG_GPIO_20_SET_LEN) - 1) << GLB_REG_GPIO_20_SET_POS))
#define GLB_REG_GPIO_20_CLR               GLB_REG_GPIO_20_CLR
#define GLB_REG_GPIO_20_CLR_POS           (26U)
#define GLB_REG_GPIO_20_CLR_LEN           (1U)
#define GLB_REG_GPIO_20_CLR_MSK           (((1U << GLB_REG_GPIO_20_CLR_LEN) - 1) << GLB_REG_GPIO_20_CLR_POS)
#define GLB_REG_GPIO_20_CLR_UMSK          (~(((1U << GLB_REG_GPIO_20_CLR_LEN) - 1) << GLB_REG_GPIO_20_CLR_POS))
#define GLB_REG_GPIO_20_I                 GLB_REG_GPIO_20_I
#define GLB_REG_GPIO_20_I_POS             (28U)
#define GLB_REG_GPIO_20_I_LEN             (1U)
#define GLB_REG_GPIO_20_I_MSK             (((1U << GLB_REG_GPIO_20_I_LEN) - 1) << GLB_REG_GPIO_20_I_POS)
#define GLB_REG_GPIO_20_I_UMSK            (~(((1U << GLB_REG_GPIO_20_I_LEN) - 1) << GLB_REG_GPIO_20_I_POS))
#define GLB_REG_GPIO_20_MODE              GLB_REG_GPIO_20_MODE
#define GLB_REG_GPIO_20_MODE_POS          (30U)
#define GLB_REG_GPIO_20_MODE_LEN          (2U)
#define GLB_REG_GPIO_20_MODE_MSK          (((1U << GLB_REG_GPIO_20_MODE_LEN) - 1) << GLB_REG_GPIO_20_MODE_POS)
#define GLB_REG_GPIO_20_MODE_UMSK         (~(((1U << GLB_REG_GPIO_20_MODE_LEN) - 1) << GLB_REG_GPIO_20_MODE_POS))

/* 0x918 : gpio_cfg21 */
#define GLB_GPIO_CFG21_OFFSET             (0x918)
#define GLB_REG_GPIO_21_IE                GLB_REG_GPIO_21_IE
#define GLB_REG_GPIO_21_IE_POS            (0U)
#define GLB_REG_GPIO_21_IE_LEN            (1U)
#define GLB_REG_GPIO_21_IE_MSK            (((1U << GLB_REG_GPIO_21_IE_LEN) - 1) << GLB_REG_GPIO_21_IE_POS)
#define GLB_REG_GPIO_21_IE_UMSK           (~(((1U << GLB_REG_GPIO_21_IE_LEN) - 1) << GLB_REG_GPIO_21_IE_POS))
#define GLB_REG_GPIO_21_SMT               GLB_REG_GPIO_21_SMT
#define GLB_REG_GPIO_21_SMT_POS           (1U)
#define GLB_REG_GPIO_21_SMT_LEN           (1U)
#define GLB_REG_GPIO_21_SMT_MSK           (((1U << GLB_REG_GPIO_21_SMT_LEN) - 1) << GLB_REG_GPIO_21_SMT_POS)
#define GLB_REG_GPIO_21_SMT_UMSK          (~(((1U << GLB_REG_GPIO_21_SMT_LEN) - 1) << GLB_REG_GPIO_21_SMT_POS))
#define GLB_REG_GPIO_21_DRV               GLB_REG_GPIO_21_DRV
#define GLB_REG_GPIO_21_DRV_POS           (2U)
#define GLB_REG_GPIO_21_DRV_LEN           (2U)
#define GLB_REG_GPIO_21_DRV_MSK           (((1U << GLB_REG_GPIO_21_DRV_LEN) - 1) << GLB_REG_GPIO_21_DRV_POS)
#define GLB_REG_GPIO_21_DRV_UMSK          (~(((1U << GLB_REG_GPIO_21_DRV_LEN) - 1) << GLB_REG_GPIO_21_DRV_POS))
#define GLB_REG_GPIO_21_PU                GLB_REG_GPIO_21_PU
#define GLB_REG_GPIO_21_PU_POS            (4U)
#define GLB_REG_GPIO_21_PU_LEN            (1U)
#define GLB_REG_GPIO_21_PU_MSK            (((1U << GLB_REG_GPIO_21_PU_LEN) - 1) << GLB_REG_GPIO_21_PU_POS)
#define GLB_REG_GPIO_21_PU_UMSK           (~(((1U << GLB_REG_GPIO_21_PU_LEN) - 1) << GLB_REG_GPIO_21_PU_POS))
#define GLB_REG_GPIO_21_PD                GLB_REG_GPIO_21_PD
#define GLB_REG_GPIO_21_PD_POS            (5U)
#define GLB_REG_GPIO_21_PD_LEN            (1U)
#define GLB_REG_GPIO_21_PD_MSK            (((1U << GLB_REG_GPIO_21_PD_LEN) - 1) << GLB_REG_GPIO_21_PD_POS)
#define GLB_REG_GPIO_21_PD_UMSK           (~(((1U << GLB_REG_GPIO_21_PD_LEN) - 1) << GLB_REG_GPIO_21_PD_POS))
#define GLB_REG_GPIO_21_OE                GLB_REG_GPIO_21_OE
#define GLB_REG_GPIO_21_OE_POS            (6U)
#define GLB_REG_GPIO_21_OE_LEN            (1U)
#define GLB_REG_GPIO_21_OE_MSK            (((1U << GLB_REG_GPIO_21_OE_LEN) - 1) << GLB_REG_GPIO_21_OE_POS)
#define GLB_REG_GPIO_21_OE_UMSK           (~(((1U << GLB_REG_GPIO_21_OE_LEN) - 1) << GLB_REG_GPIO_21_OE_POS))
#define GLB_REG_GPIO_21_FUNC_SEL          GLB_REG_GPIO_21_FUNC_SEL
#define GLB_REG_GPIO_21_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_21_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_21_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_21_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_21_FUNC_SEL_POS)
#define GLB_REG_GPIO_21_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_21_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_21_FUNC_SEL_POS))
#define GLB_REG_GPIO_21_INT_MODE_SET      GLB_REG_GPIO_21_INT_MODE_SET
#define GLB_REG_GPIO_21_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_21_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_21_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_21_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_21_INT_MODE_SET_POS)
#define GLB_REG_GPIO_21_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_21_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_21_INT_MODE_SET_POS))
#define GLB_REG_GPIO_21_INT_CLR           GLB_REG_GPIO_21_INT_CLR
#define GLB_REG_GPIO_21_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_21_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_21_INT_CLR_MSK       (((1U << GLB_REG_GPIO_21_INT_CLR_LEN) - 1) << GLB_REG_GPIO_21_INT_CLR_POS)
#define GLB_REG_GPIO_21_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_21_INT_CLR_LEN) - 1) << GLB_REG_GPIO_21_INT_CLR_POS))
#define GLB_GPIO_21_INT_STAT              GLB_GPIO_21_INT_STAT
#define GLB_GPIO_21_INT_STAT_POS          (21U)
#define GLB_GPIO_21_INT_STAT_LEN          (1U)
#define GLB_GPIO_21_INT_STAT_MSK          (((1U << GLB_GPIO_21_INT_STAT_LEN) - 1) << GLB_GPIO_21_INT_STAT_POS)
#define GLB_GPIO_21_INT_STAT_UMSK         (~(((1U << GLB_GPIO_21_INT_STAT_LEN) - 1) << GLB_GPIO_21_INT_STAT_POS))
#define GLB_REG_GPIO_21_INT_MASK          GLB_REG_GPIO_21_INT_MASK
#define GLB_REG_GPIO_21_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_21_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_21_INT_MASK_MSK      (((1U << GLB_REG_GPIO_21_INT_MASK_LEN) - 1) << GLB_REG_GPIO_21_INT_MASK_POS)
#define GLB_REG_GPIO_21_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_21_INT_MASK_LEN) - 1) << GLB_REG_GPIO_21_INT_MASK_POS))
#define GLB_REG_GPIO_21_O                 GLB_REG_GPIO_21_O
#define GLB_REG_GPIO_21_O_POS             (24U)
#define GLB_REG_GPIO_21_O_LEN             (1U)
#define GLB_REG_GPIO_21_O_MSK             (((1U << GLB_REG_GPIO_21_O_LEN) - 1) << GLB_REG_GPIO_21_O_POS)
#define GLB_REG_GPIO_21_O_UMSK            (~(((1U << GLB_REG_GPIO_21_O_LEN) - 1) << GLB_REG_GPIO_21_O_POS))
#define GLB_REG_GPIO_21_SET               GLB_REG_GPIO_21_SET
#define GLB_REG_GPIO_21_SET_POS           (25U)
#define GLB_REG_GPIO_21_SET_LEN           (1U)
#define GLB_REG_GPIO_21_SET_MSK           (((1U << GLB_REG_GPIO_21_SET_LEN) - 1) << GLB_REG_GPIO_21_SET_POS)
#define GLB_REG_GPIO_21_SET_UMSK          (~(((1U << GLB_REG_GPIO_21_SET_LEN) - 1) << GLB_REG_GPIO_21_SET_POS))
#define GLB_REG_GPIO_21_CLR               GLB_REG_GPIO_21_CLR
#define GLB_REG_GPIO_21_CLR_POS           (26U)
#define GLB_REG_GPIO_21_CLR_LEN           (1U)
#define GLB_REG_GPIO_21_CLR_MSK           (((1U << GLB_REG_GPIO_21_CLR_LEN) - 1) << GLB_REG_GPIO_21_CLR_POS)
#define GLB_REG_GPIO_21_CLR_UMSK          (~(((1U << GLB_REG_GPIO_21_CLR_LEN) - 1) << GLB_REG_GPIO_21_CLR_POS))
#define GLB_REG_GPIO_21_I                 GLB_REG_GPIO_21_I
#define GLB_REG_GPIO_21_I_POS             (28U)
#define GLB_REG_GPIO_21_I_LEN             (1U)
#define GLB_REG_GPIO_21_I_MSK             (((1U << GLB_REG_GPIO_21_I_LEN) - 1) << GLB_REG_GPIO_21_I_POS)
#define GLB_REG_GPIO_21_I_UMSK            (~(((1U << GLB_REG_GPIO_21_I_LEN) - 1) << GLB_REG_GPIO_21_I_POS))
#define GLB_REG_GPIO_21_MODE              GLB_REG_GPIO_21_MODE
#define GLB_REG_GPIO_21_MODE_POS          (30U)
#define GLB_REG_GPIO_21_MODE_LEN          (2U)
#define GLB_REG_GPIO_21_MODE_MSK          (((1U << GLB_REG_GPIO_21_MODE_LEN) - 1) << GLB_REG_GPIO_21_MODE_POS)
#define GLB_REG_GPIO_21_MODE_UMSK         (~(((1U << GLB_REG_GPIO_21_MODE_LEN) - 1) << GLB_REG_GPIO_21_MODE_POS))

/* 0x91C : gpio_cfg22 */
#define GLB_GPIO_CFG22_OFFSET             (0x91C)
#define GLB_REG_GPIO_22_IE                GLB_REG_GPIO_22_IE
#define GLB_REG_GPIO_22_IE_POS            (0U)
#define GLB_REG_GPIO_22_IE_LEN            (1U)
#define GLB_REG_GPIO_22_IE_MSK            (((1U << GLB_REG_GPIO_22_IE_LEN) - 1) << GLB_REG_GPIO_22_IE_POS)
#define GLB_REG_GPIO_22_IE_UMSK           (~(((1U << GLB_REG_GPIO_22_IE_LEN) - 1) << GLB_REG_GPIO_22_IE_POS))
#define GLB_REG_GPIO_22_SMT               GLB_REG_GPIO_22_SMT
#define GLB_REG_GPIO_22_SMT_POS           (1U)
#define GLB_REG_GPIO_22_SMT_LEN           (1U)
#define GLB_REG_GPIO_22_SMT_MSK           (((1U << GLB_REG_GPIO_22_SMT_LEN) - 1) << GLB_REG_GPIO_22_SMT_POS)
#define GLB_REG_GPIO_22_SMT_UMSK          (~(((1U << GLB_REG_GPIO_22_SMT_LEN) - 1) << GLB_REG_GPIO_22_SMT_POS))
#define GLB_REG_GPIO_22_DRV               GLB_REG_GPIO_22_DRV
#define GLB_REG_GPIO_22_DRV_POS           (2U)
#define GLB_REG_GPIO_22_DRV_LEN           (2U)
#define GLB_REG_GPIO_22_DRV_MSK           (((1U << GLB_REG_GPIO_22_DRV_LEN) - 1) << GLB_REG_GPIO_22_DRV_POS)
#define GLB_REG_GPIO_22_DRV_UMSK          (~(((1U << GLB_REG_GPIO_22_DRV_LEN) - 1) << GLB_REG_GPIO_22_DRV_POS))
#define GLB_REG_GPIO_22_PU                GLB_REG_GPIO_22_PU
#define GLB_REG_GPIO_22_PU_POS            (4U)
#define GLB_REG_GPIO_22_PU_LEN            (1U)
#define GLB_REG_GPIO_22_PU_MSK            (((1U << GLB_REG_GPIO_22_PU_LEN) - 1) << GLB_REG_GPIO_22_PU_POS)
#define GLB_REG_GPIO_22_PU_UMSK           (~(((1U << GLB_REG_GPIO_22_PU_LEN) - 1) << GLB_REG_GPIO_22_PU_POS))
#define GLB_REG_GPIO_22_PD                GLB_REG_GPIO_22_PD
#define GLB_REG_GPIO_22_PD_POS            (5U)
#define GLB_REG_GPIO_22_PD_LEN            (1U)
#define GLB_REG_GPIO_22_PD_MSK            (((1U << GLB_REG_GPIO_22_PD_LEN) - 1) << GLB_REG_GPIO_22_PD_POS)
#define GLB_REG_GPIO_22_PD_UMSK           (~(((1U << GLB_REG_GPIO_22_PD_LEN) - 1) << GLB_REG_GPIO_22_PD_POS))
#define GLB_REG_GPIO_22_OE                GLB_REG_GPIO_22_OE
#define GLB_REG_GPIO_22_OE_POS            (6U)
#define GLB_REG_GPIO_22_OE_LEN            (1U)
#define GLB_REG_GPIO_22_OE_MSK            (((1U << GLB_REG_GPIO_22_OE_LEN) - 1) << GLB_REG_GPIO_22_OE_POS)
#define GLB_REG_GPIO_22_OE_UMSK           (~(((1U << GLB_REG_GPIO_22_OE_LEN) - 1) << GLB_REG_GPIO_22_OE_POS))
#define GLB_REG_GPIO_22_FUNC_SEL          GLB_REG_GPIO_22_FUNC_SEL
#define GLB_REG_GPIO_22_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_22_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_22_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_22_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_22_FUNC_SEL_POS)
#define GLB_REG_GPIO_22_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_22_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_22_FUNC_SEL_POS))
#define GLB_REG_GPIO_22_INT_MODE_SET      GLB_REG_GPIO_22_INT_MODE_SET
#define GLB_REG_GPIO_22_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_22_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_22_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_22_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_22_INT_MODE_SET_POS)
#define GLB_REG_GPIO_22_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_22_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_22_INT_MODE_SET_POS))
#define GLB_REG_GPIO_22_INT_CLR           GLB_REG_GPIO_22_INT_CLR
#define GLB_REG_GPIO_22_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_22_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_22_INT_CLR_MSK       (((1U << GLB_REG_GPIO_22_INT_CLR_LEN) - 1) << GLB_REG_GPIO_22_INT_CLR_POS)
#define GLB_REG_GPIO_22_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_22_INT_CLR_LEN) - 1) << GLB_REG_GPIO_22_INT_CLR_POS))
#define GLB_GPIO_22_INT_STAT              GLB_GPIO_22_INT_STAT
#define GLB_GPIO_22_INT_STAT_POS          (21U)
#define GLB_GPIO_22_INT_STAT_LEN          (1U)
#define GLB_GPIO_22_INT_STAT_MSK          (((1U << GLB_GPIO_22_INT_STAT_LEN) - 1) << GLB_GPIO_22_INT_STAT_POS)
#define GLB_GPIO_22_INT_STAT_UMSK         (~(((1U << GLB_GPIO_22_INT_STAT_LEN) - 1) << GLB_GPIO_22_INT_STAT_POS))
#define GLB_REG_GPIO_22_INT_MASK          GLB_REG_GPIO_22_INT_MASK
#define GLB_REG_GPIO_22_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_22_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_22_INT_MASK_MSK      (((1U << GLB_REG_GPIO_22_INT_MASK_LEN) - 1) << GLB_REG_GPIO_22_INT_MASK_POS)
#define GLB_REG_GPIO_22_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_22_INT_MASK_LEN) - 1) << GLB_REG_GPIO_22_INT_MASK_POS))
#define GLB_REG_GPIO_22_O                 GLB_REG_GPIO_22_O
#define GLB_REG_GPIO_22_O_POS             (24U)
#define GLB_REG_GPIO_22_O_LEN             (1U)
#define GLB_REG_GPIO_22_O_MSK             (((1U << GLB_REG_GPIO_22_O_LEN) - 1) << GLB_REG_GPIO_22_O_POS)
#define GLB_REG_GPIO_22_O_UMSK            (~(((1U << GLB_REG_GPIO_22_O_LEN) - 1) << GLB_REG_GPIO_22_O_POS))
#define GLB_REG_GPIO_22_SET               GLB_REG_GPIO_22_SET
#define GLB_REG_GPIO_22_SET_POS           (25U)
#define GLB_REG_GPIO_22_SET_LEN           (1U)
#define GLB_REG_GPIO_22_SET_MSK           (((1U << GLB_REG_GPIO_22_SET_LEN) - 1) << GLB_REG_GPIO_22_SET_POS)
#define GLB_REG_GPIO_22_SET_UMSK          (~(((1U << GLB_REG_GPIO_22_SET_LEN) - 1) << GLB_REG_GPIO_22_SET_POS))
#define GLB_REG_GPIO_22_CLR               GLB_REG_GPIO_22_CLR
#define GLB_REG_GPIO_22_CLR_POS           (26U)
#define GLB_REG_GPIO_22_CLR_LEN           (1U)
#define GLB_REG_GPIO_22_CLR_MSK           (((1U << GLB_REG_GPIO_22_CLR_LEN) - 1) << GLB_REG_GPIO_22_CLR_POS)
#define GLB_REG_GPIO_22_CLR_UMSK          (~(((1U << GLB_REG_GPIO_22_CLR_LEN) - 1) << GLB_REG_GPIO_22_CLR_POS))
#define GLB_REG_GPIO_22_I                 GLB_REG_GPIO_22_I
#define GLB_REG_GPIO_22_I_POS             (28U)
#define GLB_REG_GPIO_22_I_LEN             (1U)
#define GLB_REG_GPIO_22_I_MSK             (((1U << GLB_REG_GPIO_22_I_LEN) - 1) << GLB_REG_GPIO_22_I_POS)
#define GLB_REG_GPIO_22_I_UMSK            (~(((1U << GLB_REG_GPIO_22_I_LEN) - 1) << GLB_REG_GPIO_22_I_POS))
#define GLB_REG_GPIO_22_MODE              GLB_REG_GPIO_22_MODE
#define GLB_REG_GPIO_22_MODE_POS          (30U)
#define GLB_REG_GPIO_22_MODE_LEN          (2U)
#define GLB_REG_GPIO_22_MODE_MSK          (((1U << GLB_REG_GPIO_22_MODE_LEN) - 1) << GLB_REG_GPIO_22_MODE_POS)
#define GLB_REG_GPIO_22_MODE_UMSK         (~(((1U << GLB_REG_GPIO_22_MODE_LEN) - 1) << GLB_REG_GPIO_22_MODE_POS))

/* 0x920 : gpio_cfg23 */
#define GLB_GPIO_CFG23_OFFSET             (0x920)
#define GLB_REG_GPIO_23_IE                GLB_REG_GPIO_23_IE
#define GLB_REG_GPIO_23_IE_POS            (0U)
#define GLB_REG_GPIO_23_IE_LEN            (1U)
#define GLB_REG_GPIO_23_IE_MSK            (((1U << GLB_REG_GPIO_23_IE_LEN) - 1) << GLB_REG_GPIO_23_IE_POS)
#define GLB_REG_GPIO_23_IE_UMSK           (~(((1U << GLB_REG_GPIO_23_IE_LEN) - 1) << GLB_REG_GPIO_23_IE_POS))
#define GLB_REG_GPIO_23_SMT               GLB_REG_GPIO_23_SMT
#define GLB_REG_GPIO_23_SMT_POS           (1U)
#define GLB_REG_GPIO_23_SMT_LEN           (1U)
#define GLB_REG_GPIO_23_SMT_MSK           (((1U << GLB_REG_GPIO_23_SMT_LEN) - 1) << GLB_REG_GPIO_23_SMT_POS)
#define GLB_REG_GPIO_23_SMT_UMSK          (~(((1U << GLB_REG_GPIO_23_SMT_LEN) - 1) << GLB_REG_GPIO_23_SMT_POS))
#define GLB_REG_GPIO_23_DRV               GLB_REG_GPIO_23_DRV
#define GLB_REG_GPIO_23_DRV_POS           (2U)
#define GLB_REG_GPIO_23_DRV_LEN           (2U)
#define GLB_REG_GPIO_23_DRV_MSK           (((1U << GLB_REG_GPIO_23_DRV_LEN) - 1) << GLB_REG_GPIO_23_DRV_POS)
#define GLB_REG_GPIO_23_DRV_UMSK          (~(((1U << GLB_REG_GPIO_23_DRV_LEN) - 1) << GLB_REG_GPIO_23_DRV_POS))
#define GLB_REG_GPIO_23_PU                GLB_REG_GPIO_23_PU
#define GLB_REG_GPIO_23_PU_POS            (4U)
#define GLB_REG_GPIO_23_PU_LEN            (1U)
#define GLB_REG_GPIO_23_PU_MSK            (((1U << GLB_REG_GPIO_23_PU_LEN) - 1) << GLB_REG_GPIO_23_PU_POS)
#define GLB_REG_GPIO_23_PU_UMSK           (~(((1U << GLB_REG_GPIO_23_PU_LEN) - 1) << GLB_REG_GPIO_23_PU_POS))
#define GLB_REG_GPIO_23_PD                GLB_REG_GPIO_23_PD
#define GLB_REG_GPIO_23_PD_POS            (5U)
#define GLB_REG_GPIO_23_PD_LEN            (1U)
#define GLB_REG_GPIO_23_PD_MSK            (((1U << GLB_REG_GPIO_23_PD_LEN) - 1) << GLB_REG_GPIO_23_PD_POS)
#define GLB_REG_GPIO_23_PD_UMSK           (~(((1U << GLB_REG_GPIO_23_PD_LEN) - 1) << GLB_REG_GPIO_23_PD_POS))
#define GLB_REG_GPIO_23_OE                GLB_REG_GPIO_23_OE
#define GLB_REG_GPIO_23_OE_POS            (6U)
#define GLB_REG_GPIO_23_OE_LEN            (1U)
#define GLB_REG_GPIO_23_OE_MSK            (((1U << GLB_REG_GPIO_23_OE_LEN) - 1) << GLB_REG_GPIO_23_OE_POS)
#define GLB_REG_GPIO_23_OE_UMSK           (~(((1U << GLB_REG_GPIO_23_OE_LEN) - 1) << GLB_REG_GPIO_23_OE_POS))
#define GLB_REG_GPIO_23_FUNC_SEL          GLB_REG_GPIO_23_FUNC_SEL
#define GLB_REG_GPIO_23_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_23_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_23_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_23_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_23_FUNC_SEL_POS)
#define GLB_REG_GPIO_23_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_23_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_23_FUNC_SEL_POS))
#define GLB_REG_GPIO_23_INT_MODE_SET      GLB_REG_GPIO_23_INT_MODE_SET
#define GLB_REG_GPIO_23_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_23_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_23_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_23_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_23_INT_MODE_SET_POS)
#define GLB_REG_GPIO_23_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_23_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_23_INT_MODE_SET_POS))
#define GLB_REG_GPIO_23_INT_CLR           GLB_REG_GPIO_23_INT_CLR
#define GLB_REG_GPIO_23_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_23_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_23_INT_CLR_MSK       (((1U << GLB_REG_GPIO_23_INT_CLR_LEN) - 1) << GLB_REG_GPIO_23_INT_CLR_POS)
#define GLB_REG_GPIO_23_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_23_INT_CLR_LEN) - 1) << GLB_REG_GPIO_23_INT_CLR_POS))
#define GLB_GPIO_23_INT_STAT              GLB_GPIO_23_INT_STAT
#define GLB_GPIO_23_INT_STAT_POS          (21U)
#define GLB_GPIO_23_INT_STAT_LEN          (1U)
#define GLB_GPIO_23_INT_STAT_MSK          (((1U << GLB_GPIO_23_INT_STAT_LEN) - 1) << GLB_GPIO_23_INT_STAT_POS)
#define GLB_GPIO_23_INT_STAT_UMSK         (~(((1U << GLB_GPIO_23_INT_STAT_LEN) - 1) << GLB_GPIO_23_INT_STAT_POS))
#define GLB_REG_GPIO_23_INT_MASK          GLB_REG_GPIO_23_INT_MASK
#define GLB_REG_GPIO_23_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_23_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_23_INT_MASK_MSK      (((1U << GLB_REG_GPIO_23_INT_MASK_LEN) - 1) << GLB_REG_GPIO_23_INT_MASK_POS)
#define GLB_REG_GPIO_23_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_23_INT_MASK_LEN) - 1) << GLB_REG_GPIO_23_INT_MASK_POS))
#define GLB_REG_GPIO_23_O                 GLB_REG_GPIO_23_O
#define GLB_REG_GPIO_23_O_POS             (24U)
#define GLB_REG_GPIO_23_O_LEN             (1U)
#define GLB_REG_GPIO_23_O_MSK             (((1U << GLB_REG_GPIO_23_O_LEN) - 1) << GLB_REG_GPIO_23_O_POS)
#define GLB_REG_GPIO_23_O_UMSK            (~(((1U << GLB_REG_GPIO_23_O_LEN) - 1) << GLB_REG_GPIO_23_O_POS))
#define GLB_REG_GPIO_23_SET               GLB_REG_GPIO_23_SET
#define GLB_REG_GPIO_23_SET_POS           (25U)
#define GLB_REG_GPIO_23_SET_LEN           (1U)
#define GLB_REG_GPIO_23_SET_MSK           (((1U << GLB_REG_GPIO_23_SET_LEN) - 1) << GLB_REG_GPIO_23_SET_POS)
#define GLB_REG_GPIO_23_SET_UMSK          (~(((1U << GLB_REG_GPIO_23_SET_LEN) - 1) << GLB_REG_GPIO_23_SET_POS))
#define GLB_REG_GPIO_23_CLR               GLB_REG_GPIO_23_CLR
#define GLB_REG_GPIO_23_CLR_POS           (26U)
#define GLB_REG_GPIO_23_CLR_LEN           (1U)
#define GLB_REG_GPIO_23_CLR_MSK           (((1U << GLB_REG_GPIO_23_CLR_LEN) - 1) << GLB_REG_GPIO_23_CLR_POS)
#define GLB_REG_GPIO_23_CLR_UMSK          (~(((1U << GLB_REG_GPIO_23_CLR_LEN) - 1) << GLB_REG_GPIO_23_CLR_POS))
#define GLB_REG_GPIO_23_I                 GLB_REG_GPIO_23_I
#define GLB_REG_GPIO_23_I_POS             (28U)
#define GLB_REG_GPIO_23_I_LEN             (1U)
#define GLB_REG_GPIO_23_I_MSK             (((1U << GLB_REG_GPIO_23_I_LEN) - 1) << GLB_REG_GPIO_23_I_POS)
#define GLB_REG_GPIO_23_I_UMSK            (~(((1U << GLB_REG_GPIO_23_I_LEN) - 1) << GLB_REG_GPIO_23_I_POS))
#define GLB_REG_GPIO_23_MODE              GLB_REG_GPIO_23_MODE
#define GLB_REG_GPIO_23_MODE_POS          (30U)
#define GLB_REG_GPIO_23_MODE_LEN          (2U)
#define GLB_REG_GPIO_23_MODE_MSK          (((1U << GLB_REG_GPIO_23_MODE_LEN) - 1) << GLB_REG_GPIO_23_MODE_POS)
#define GLB_REG_GPIO_23_MODE_UMSK         (~(((1U << GLB_REG_GPIO_23_MODE_LEN) - 1) << GLB_REG_GPIO_23_MODE_POS))

/* 0x924 : gpio_cfg24 */
#define GLB_GPIO_CFG24_OFFSET             (0x924)
#define GLB_REG_GPIO_24_IE                GLB_REG_GPIO_24_IE
#define GLB_REG_GPIO_24_IE_POS            (0U)
#define GLB_REG_GPIO_24_IE_LEN            (1U)
#define GLB_REG_GPIO_24_IE_MSK            (((1U << GLB_REG_GPIO_24_IE_LEN) - 1) << GLB_REG_GPIO_24_IE_POS)
#define GLB_REG_GPIO_24_IE_UMSK           (~(((1U << GLB_REG_GPIO_24_IE_LEN) - 1) << GLB_REG_GPIO_24_IE_POS))
#define GLB_REG_GPIO_24_SMT               GLB_REG_GPIO_24_SMT
#define GLB_REG_GPIO_24_SMT_POS           (1U)
#define GLB_REG_GPIO_24_SMT_LEN           (1U)
#define GLB_REG_GPIO_24_SMT_MSK           (((1U << GLB_REG_GPIO_24_SMT_LEN) - 1) << GLB_REG_GPIO_24_SMT_POS)
#define GLB_REG_GPIO_24_SMT_UMSK          (~(((1U << GLB_REG_GPIO_24_SMT_LEN) - 1) << GLB_REG_GPIO_24_SMT_POS))
#define GLB_REG_GPIO_24_DRV               GLB_REG_GPIO_24_DRV
#define GLB_REG_GPIO_24_DRV_POS           (2U)
#define GLB_REG_GPIO_24_DRV_LEN           (2U)
#define GLB_REG_GPIO_24_DRV_MSK           (((1U << GLB_REG_GPIO_24_DRV_LEN) - 1) << GLB_REG_GPIO_24_DRV_POS)
#define GLB_REG_GPIO_24_DRV_UMSK          (~(((1U << GLB_REG_GPIO_24_DRV_LEN) - 1) << GLB_REG_GPIO_24_DRV_POS))
#define GLB_REG_GPIO_24_PU                GLB_REG_GPIO_24_PU
#define GLB_REG_GPIO_24_PU_POS            (4U)
#define GLB_REG_GPIO_24_PU_LEN            (1U)
#define GLB_REG_GPIO_24_PU_MSK            (((1U << GLB_REG_GPIO_24_PU_LEN) - 1) << GLB_REG_GPIO_24_PU_POS)
#define GLB_REG_GPIO_24_PU_UMSK           (~(((1U << GLB_REG_GPIO_24_PU_LEN) - 1) << GLB_REG_GPIO_24_PU_POS))
#define GLB_REG_GPIO_24_PD                GLB_REG_GPIO_24_PD
#define GLB_REG_GPIO_24_PD_POS            (5U)
#define GLB_REG_GPIO_24_PD_LEN            (1U)
#define GLB_REG_GPIO_24_PD_MSK            (((1U << GLB_REG_GPIO_24_PD_LEN) - 1) << GLB_REG_GPIO_24_PD_POS)
#define GLB_REG_GPIO_24_PD_UMSK           (~(((1U << GLB_REG_GPIO_24_PD_LEN) - 1) << GLB_REG_GPIO_24_PD_POS))
#define GLB_REG_GPIO_24_OE                GLB_REG_GPIO_24_OE
#define GLB_REG_GPIO_24_OE_POS            (6U)
#define GLB_REG_GPIO_24_OE_LEN            (1U)
#define GLB_REG_GPIO_24_OE_MSK            (((1U << GLB_REG_GPIO_24_OE_LEN) - 1) << GLB_REG_GPIO_24_OE_POS)
#define GLB_REG_GPIO_24_OE_UMSK           (~(((1U << GLB_REG_GPIO_24_OE_LEN) - 1) << GLB_REG_GPIO_24_OE_POS))
#define GLB_REG_GPIO_24_FUNC_SEL          GLB_REG_GPIO_24_FUNC_SEL
#define GLB_REG_GPIO_24_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_24_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_24_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_24_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_24_FUNC_SEL_POS)
#define GLB_REG_GPIO_24_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_24_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_24_FUNC_SEL_POS))
#define GLB_REG_GPIO_24_INT_MODE_SET      GLB_REG_GPIO_24_INT_MODE_SET
#define GLB_REG_GPIO_24_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_24_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_24_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_24_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_24_INT_MODE_SET_POS)
#define GLB_REG_GPIO_24_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_24_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_24_INT_MODE_SET_POS))
#define GLB_REG_GPIO_24_INT_CLR           GLB_REG_GPIO_24_INT_CLR
#define GLB_REG_GPIO_24_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_24_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_24_INT_CLR_MSK       (((1U << GLB_REG_GPIO_24_INT_CLR_LEN) - 1) << GLB_REG_GPIO_24_INT_CLR_POS)
#define GLB_REG_GPIO_24_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_24_INT_CLR_LEN) - 1) << GLB_REG_GPIO_24_INT_CLR_POS))
#define GLB_GPIO_24_INT_STAT              GLB_GPIO_24_INT_STAT
#define GLB_GPIO_24_INT_STAT_POS          (21U)
#define GLB_GPIO_24_INT_STAT_LEN          (1U)
#define GLB_GPIO_24_INT_STAT_MSK          (((1U << GLB_GPIO_24_INT_STAT_LEN) - 1) << GLB_GPIO_24_INT_STAT_POS)
#define GLB_GPIO_24_INT_STAT_UMSK         (~(((1U << GLB_GPIO_24_INT_STAT_LEN) - 1) << GLB_GPIO_24_INT_STAT_POS))
#define GLB_REG_GPIO_24_INT_MASK          GLB_REG_GPIO_24_INT_MASK
#define GLB_REG_GPIO_24_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_24_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_24_INT_MASK_MSK      (((1U << GLB_REG_GPIO_24_INT_MASK_LEN) - 1) << GLB_REG_GPIO_24_INT_MASK_POS)
#define GLB_REG_GPIO_24_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_24_INT_MASK_LEN) - 1) << GLB_REG_GPIO_24_INT_MASK_POS))
#define GLB_REG_GPIO_24_O                 GLB_REG_GPIO_24_O
#define GLB_REG_GPIO_24_O_POS             (24U)
#define GLB_REG_GPIO_24_O_LEN             (1U)
#define GLB_REG_GPIO_24_O_MSK             (((1U << GLB_REG_GPIO_24_O_LEN) - 1) << GLB_REG_GPIO_24_O_POS)
#define GLB_REG_GPIO_24_O_UMSK            (~(((1U << GLB_REG_GPIO_24_O_LEN) - 1) << GLB_REG_GPIO_24_O_POS))
#define GLB_REG_GPIO_24_SET               GLB_REG_GPIO_24_SET
#define GLB_REG_GPIO_24_SET_POS           (25U)
#define GLB_REG_GPIO_24_SET_LEN           (1U)
#define GLB_REG_GPIO_24_SET_MSK           (((1U << GLB_REG_GPIO_24_SET_LEN) - 1) << GLB_REG_GPIO_24_SET_POS)
#define GLB_REG_GPIO_24_SET_UMSK          (~(((1U << GLB_REG_GPIO_24_SET_LEN) - 1) << GLB_REG_GPIO_24_SET_POS))
#define GLB_REG_GPIO_24_CLR               GLB_REG_GPIO_24_CLR
#define GLB_REG_GPIO_24_CLR_POS           (26U)
#define GLB_REG_GPIO_24_CLR_LEN           (1U)
#define GLB_REG_GPIO_24_CLR_MSK           (((1U << GLB_REG_GPIO_24_CLR_LEN) - 1) << GLB_REG_GPIO_24_CLR_POS)
#define GLB_REG_GPIO_24_CLR_UMSK          (~(((1U << GLB_REG_GPIO_24_CLR_LEN) - 1) << GLB_REG_GPIO_24_CLR_POS))
#define GLB_REG_GPIO_24_I                 GLB_REG_GPIO_24_I
#define GLB_REG_GPIO_24_I_POS             (28U)
#define GLB_REG_GPIO_24_I_LEN             (1U)
#define GLB_REG_GPIO_24_I_MSK             (((1U << GLB_REG_GPIO_24_I_LEN) - 1) << GLB_REG_GPIO_24_I_POS)
#define GLB_REG_GPIO_24_I_UMSK            (~(((1U << GLB_REG_GPIO_24_I_LEN) - 1) << GLB_REG_GPIO_24_I_POS))
#define GLB_REG_GPIO_24_MODE              GLB_REG_GPIO_24_MODE
#define GLB_REG_GPIO_24_MODE_POS          (30U)
#define GLB_REG_GPIO_24_MODE_LEN          (2U)
#define GLB_REG_GPIO_24_MODE_MSK          (((1U << GLB_REG_GPIO_24_MODE_LEN) - 1) << GLB_REG_GPIO_24_MODE_POS)
#define GLB_REG_GPIO_24_MODE_UMSK         (~(((1U << GLB_REG_GPIO_24_MODE_LEN) - 1) << GLB_REG_GPIO_24_MODE_POS))

/* 0x928 : gpio_cfg25 */
#define GLB_GPIO_CFG25_OFFSET             (0x928)
#define GLB_REG_GPIO_25_IE                GLB_REG_GPIO_25_IE
#define GLB_REG_GPIO_25_IE_POS            (0U)
#define GLB_REG_GPIO_25_IE_LEN            (1U)
#define GLB_REG_GPIO_25_IE_MSK            (((1U << GLB_REG_GPIO_25_IE_LEN) - 1) << GLB_REG_GPIO_25_IE_POS)
#define GLB_REG_GPIO_25_IE_UMSK           (~(((1U << GLB_REG_GPIO_25_IE_LEN) - 1) << GLB_REG_GPIO_25_IE_POS))
#define GLB_REG_GPIO_25_SMT               GLB_REG_GPIO_25_SMT
#define GLB_REG_GPIO_25_SMT_POS           (1U)
#define GLB_REG_GPIO_25_SMT_LEN           (1U)
#define GLB_REG_GPIO_25_SMT_MSK           (((1U << GLB_REG_GPIO_25_SMT_LEN) - 1) << GLB_REG_GPIO_25_SMT_POS)
#define GLB_REG_GPIO_25_SMT_UMSK          (~(((1U << GLB_REG_GPIO_25_SMT_LEN) - 1) << GLB_REG_GPIO_25_SMT_POS))
#define GLB_REG_GPIO_25_DRV               GLB_REG_GPIO_25_DRV
#define GLB_REG_GPIO_25_DRV_POS           (2U)
#define GLB_REG_GPIO_25_DRV_LEN           (2U)
#define GLB_REG_GPIO_25_DRV_MSK           (((1U << GLB_REG_GPIO_25_DRV_LEN) - 1) << GLB_REG_GPIO_25_DRV_POS)
#define GLB_REG_GPIO_25_DRV_UMSK          (~(((1U << GLB_REG_GPIO_25_DRV_LEN) - 1) << GLB_REG_GPIO_25_DRV_POS))
#define GLB_REG_GPIO_25_PU                GLB_REG_GPIO_25_PU
#define GLB_REG_GPIO_25_PU_POS            (4U)
#define GLB_REG_GPIO_25_PU_LEN            (1U)
#define GLB_REG_GPIO_25_PU_MSK            (((1U << GLB_REG_GPIO_25_PU_LEN) - 1) << GLB_REG_GPIO_25_PU_POS)
#define GLB_REG_GPIO_25_PU_UMSK           (~(((1U << GLB_REG_GPIO_25_PU_LEN) - 1) << GLB_REG_GPIO_25_PU_POS))
#define GLB_REG_GPIO_25_PD                GLB_REG_GPIO_25_PD
#define GLB_REG_GPIO_25_PD_POS            (5U)
#define GLB_REG_GPIO_25_PD_LEN            (1U)
#define GLB_REG_GPIO_25_PD_MSK            (((1U << GLB_REG_GPIO_25_PD_LEN) - 1) << GLB_REG_GPIO_25_PD_POS)
#define GLB_REG_GPIO_25_PD_UMSK           (~(((1U << GLB_REG_GPIO_25_PD_LEN) - 1) << GLB_REG_GPIO_25_PD_POS))
#define GLB_REG_GPIO_25_OE                GLB_REG_GPIO_25_OE
#define GLB_REG_GPIO_25_OE_POS            (6U)
#define GLB_REG_GPIO_25_OE_LEN            (1U)
#define GLB_REG_GPIO_25_OE_MSK            (((1U << GLB_REG_GPIO_25_OE_LEN) - 1) << GLB_REG_GPIO_25_OE_POS)
#define GLB_REG_GPIO_25_OE_UMSK           (~(((1U << GLB_REG_GPIO_25_OE_LEN) - 1) << GLB_REG_GPIO_25_OE_POS))
#define GLB_REG_GPIO_25_FUNC_SEL          GLB_REG_GPIO_25_FUNC_SEL
#define GLB_REG_GPIO_25_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_25_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_25_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_25_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_25_FUNC_SEL_POS)
#define GLB_REG_GPIO_25_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_25_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_25_FUNC_SEL_POS))
#define GLB_REG_GPIO_25_INT_MODE_SET      GLB_REG_GPIO_25_INT_MODE_SET
#define GLB_REG_GPIO_25_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_25_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_25_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_25_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_25_INT_MODE_SET_POS)
#define GLB_REG_GPIO_25_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_25_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_25_INT_MODE_SET_POS))
#define GLB_REG_GPIO_25_INT_CLR           GLB_REG_GPIO_25_INT_CLR
#define GLB_REG_GPIO_25_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_25_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_25_INT_CLR_MSK       (((1U << GLB_REG_GPIO_25_INT_CLR_LEN) - 1) << GLB_REG_GPIO_25_INT_CLR_POS)
#define GLB_REG_GPIO_25_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_25_INT_CLR_LEN) - 1) << GLB_REG_GPIO_25_INT_CLR_POS))
#define GLB_GPIO_25_INT_STAT              GLB_GPIO_25_INT_STAT
#define GLB_GPIO_25_INT_STAT_POS          (21U)
#define GLB_GPIO_25_INT_STAT_LEN          (1U)
#define GLB_GPIO_25_INT_STAT_MSK          (((1U << GLB_GPIO_25_INT_STAT_LEN) - 1) << GLB_GPIO_25_INT_STAT_POS)
#define GLB_GPIO_25_INT_STAT_UMSK         (~(((1U << GLB_GPIO_25_INT_STAT_LEN) - 1) << GLB_GPIO_25_INT_STAT_POS))
#define GLB_REG_GPIO_25_INT_MASK          GLB_REG_GPIO_25_INT_MASK
#define GLB_REG_GPIO_25_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_25_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_25_INT_MASK_MSK      (((1U << GLB_REG_GPIO_25_INT_MASK_LEN) - 1) << GLB_REG_GPIO_25_INT_MASK_POS)
#define GLB_REG_GPIO_25_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_25_INT_MASK_LEN) - 1) << GLB_REG_GPIO_25_INT_MASK_POS))
#define GLB_REG_GPIO_25_O                 GLB_REG_GPIO_25_O
#define GLB_REG_GPIO_25_O_POS             (24U)
#define GLB_REG_GPIO_25_O_LEN             (1U)
#define GLB_REG_GPIO_25_O_MSK             (((1U << GLB_REG_GPIO_25_O_LEN) - 1) << GLB_REG_GPIO_25_O_POS)
#define GLB_REG_GPIO_25_O_UMSK            (~(((1U << GLB_REG_GPIO_25_O_LEN) - 1) << GLB_REG_GPIO_25_O_POS))
#define GLB_REG_GPIO_25_SET               GLB_REG_GPIO_25_SET
#define GLB_REG_GPIO_25_SET_POS           (25U)
#define GLB_REG_GPIO_25_SET_LEN           (1U)
#define GLB_REG_GPIO_25_SET_MSK           (((1U << GLB_REG_GPIO_25_SET_LEN) - 1) << GLB_REG_GPIO_25_SET_POS)
#define GLB_REG_GPIO_25_SET_UMSK          (~(((1U << GLB_REG_GPIO_25_SET_LEN) - 1) << GLB_REG_GPIO_25_SET_POS))
#define GLB_REG_GPIO_25_CLR               GLB_REG_GPIO_25_CLR
#define GLB_REG_GPIO_25_CLR_POS           (26U)
#define GLB_REG_GPIO_25_CLR_LEN           (1U)
#define GLB_REG_GPIO_25_CLR_MSK           (((1U << GLB_REG_GPIO_25_CLR_LEN) - 1) << GLB_REG_GPIO_25_CLR_POS)
#define GLB_REG_GPIO_25_CLR_UMSK          (~(((1U << GLB_REG_GPIO_25_CLR_LEN) - 1) << GLB_REG_GPIO_25_CLR_POS))
#define GLB_REG_GPIO_25_I                 GLB_REG_GPIO_25_I
#define GLB_REG_GPIO_25_I_POS             (28U)
#define GLB_REG_GPIO_25_I_LEN             (1U)
#define GLB_REG_GPIO_25_I_MSK             (((1U << GLB_REG_GPIO_25_I_LEN) - 1) << GLB_REG_GPIO_25_I_POS)
#define GLB_REG_GPIO_25_I_UMSK            (~(((1U << GLB_REG_GPIO_25_I_LEN) - 1) << GLB_REG_GPIO_25_I_POS))
#define GLB_REG_GPIO_25_MODE              GLB_REG_GPIO_25_MODE
#define GLB_REG_GPIO_25_MODE_POS          (30U)
#define GLB_REG_GPIO_25_MODE_LEN          (2U)
#define GLB_REG_GPIO_25_MODE_MSK          (((1U << GLB_REG_GPIO_25_MODE_LEN) - 1) << GLB_REG_GPIO_25_MODE_POS)
#define GLB_REG_GPIO_25_MODE_UMSK         (~(((1U << GLB_REG_GPIO_25_MODE_LEN) - 1) << GLB_REG_GPIO_25_MODE_POS))

/* 0x92C : gpio_cfg26 */
#define GLB_GPIO_CFG26_OFFSET             (0x92C)
#define GLB_REG_GPIO_26_IE                GLB_REG_GPIO_26_IE
#define GLB_REG_GPIO_26_IE_POS            (0U)
#define GLB_REG_GPIO_26_IE_LEN            (1U)
#define GLB_REG_GPIO_26_IE_MSK            (((1U << GLB_REG_GPIO_26_IE_LEN) - 1) << GLB_REG_GPIO_26_IE_POS)
#define GLB_REG_GPIO_26_IE_UMSK           (~(((1U << GLB_REG_GPIO_26_IE_LEN) - 1) << GLB_REG_GPIO_26_IE_POS))
#define GLB_REG_GPIO_26_SMT               GLB_REG_GPIO_26_SMT
#define GLB_REG_GPIO_26_SMT_POS           (1U)
#define GLB_REG_GPIO_26_SMT_LEN           (1U)
#define GLB_REG_GPIO_26_SMT_MSK           (((1U << GLB_REG_GPIO_26_SMT_LEN) - 1) << GLB_REG_GPIO_26_SMT_POS)
#define GLB_REG_GPIO_26_SMT_UMSK          (~(((1U << GLB_REG_GPIO_26_SMT_LEN) - 1) << GLB_REG_GPIO_26_SMT_POS))
#define GLB_REG_GPIO_26_DRV               GLB_REG_GPIO_26_DRV
#define GLB_REG_GPIO_26_DRV_POS           (2U)
#define GLB_REG_GPIO_26_DRV_LEN           (2U)
#define GLB_REG_GPIO_26_DRV_MSK           (((1U << GLB_REG_GPIO_26_DRV_LEN) - 1) << GLB_REG_GPIO_26_DRV_POS)
#define GLB_REG_GPIO_26_DRV_UMSK          (~(((1U << GLB_REG_GPIO_26_DRV_LEN) - 1) << GLB_REG_GPIO_26_DRV_POS))
#define GLB_REG_GPIO_26_PU                GLB_REG_GPIO_26_PU
#define GLB_REG_GPIO_26_PU_POS            (4U)
#define GLB_REG_GPIO_26_PU_LEN            (1U)
#define GLB_REG_GPIO_26_PU_MSK            (((1U << GLB_REG_GPIO_26_PU_LEN) - 1) << GLB_REG_GPIO_26_PU_POS)
#define GLB_REG_GPIO_26_PU_UMSK           (~(((1U << GLB_REG_GPIO_26_PU_LEN) - 1) << GLB_REG_GPIO_26_PU_POS))
#define GLB_REG_GPIO_26_PD                GLB_REG_GPIO_26_PD
#define GLB_REG_GPIO_26_PD_POS            (5U)
#define GLB_REG_GPIO_26_PD_LEN            (1U)
#define GLB_REG_GPIO_26_PD_MSK            (((1U << GLB_REG_GPIO_26_PD_LEN) - 1) << GLB_REG_GPIO_26_PD_POS)
#define GLB_REG_GPIO_26_PD_UMSK           (~(((1U << GLB_REG_GPIO_26_PD_LEN) - 1) << GLB_REG_GPIO_26_PD_POS))
#define GLB_REG_GPIO_26_OE                GLB_REG_GPIO_26_OE
#define GLB_REG_GPIO_26_OE_POS            (6U)
#define GLB_REG_GPIO_26_OE_LEN            (1U)
#define GLB_REG_GPIO_26_OE_MSK            (((1U << GLB_REG_GPIO_26_OE_LEN) - 1) << GLB_REG_GPIO_26_OE_POS)
#define GLB_REG_GPIO_26_OE_UMSK           (~(((1U << GLB_REG_GPIO_26_OE_LEN) - 1) << GLB_REG_GPIO_26_OE_POS))
#define GLB_REG_GPIO_26_FUNC_SEL          GLB_REG_GPIO_26_FUNC_SEL
#define GLB_REG_GPIO_26_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_26_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_26_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_26_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_26_FUNC_SEL_POS)
#define GLB_REG_GPIO_26_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_26_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_26_FUNC_SEL_POS))
#define GLB_REG_GPIO_26_INT_MODE_SET      GLB_REG_GPIO_26_INT_MODE_SET
#define GLB_REG_GPIO_26_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_26_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_26_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_26_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_26_INT_MODE_SET_POS)
#define GLB_REG_GPIO_26_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_26_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_26_INT_MODE_SET_POS))
#define GLB_REG_GPIO_26_INT_CLR           GLB_REG_GPIO_26_INT_CLR
#define GLB_REG_GPIO_26_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_26_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_26_INT_CLR_MSK       (((1U << GLB_REG_GPIO_26_INT_CLR_LEN) - 1) << GLB_REG_GPIO_26_INT_CLR_POS)
#define GLB_REG_GPIO_26_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_26_INT_CLR_LEN) - 1) << GLB_REG_GPIO_26_INT_CLR_POS))
#define GLB_GPIO_26_INT_STAT              GLB_GPIO_26_INT_STAT
#define GLB_GPIO_26_INT_STAT_POS          (21U)
#define GLB_GPIO_26_INT_STAT_LEN          (1U)
#define GLB_GPIO_26_INT_STAT_MSK          (((1U << GLB_GPIO_26_INT_STAT_LEN) - 1) << GLB_GPIO_26_INT_STAT_POS)
#define GLB_GPIO_26_INT_STAT_UMSK         (~(((1U << GLB_GPIO_26_INT_STAT_LEN) - 1) << GLB_GPIO_26_INT_STAT_POS))
#define GLB_REG_GPIO_26_INT_MASK          GLB_REG_GPIO_26_INT_MASK
#define GLB_REG_GPIO_26_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_26_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_26_INT_MASK_MSK      (((1U << GLB_REG_GPIO_26_INT_MASK_LEN) - 1) << GLB_REG_GPIO_26_INT_MASK_POS)
#define GLB_REG_GPIO_26_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_26_INT_MASK_LEN) - 1) << GLB_REG_GPIO_26_INT_MASK_POS))
#define GLB_REG_GPIO_26_O                 GLB_REG_GPIO_26_O
#define GLB_REG_GPIO_26_O_POS             (24U)
#define GLB_REG_GPIO_26_O_LEN             (1U)
#define GLB_REG_GPIO_26_O_MSK             (((1U << GLB_REG_GPIO_26_O_LEN) - 1) << GLB_REG_GPIO_26_O_POS)
#define GLB_REG_GPIO_26_O_UMSK            (~(((1U << GLB_REG_GPIO_26_O_LEN) - 1) << GLB_REG_GPIO_26_O_POS))
#define GLB_REG_GPIO_26_SET               GLB_REG_GPIO_26_SET
#define GLB_REG_GPIO_26_SET_POS           (25U)
#define GLB_REG_GPIO_26_SET_LEN           (1U)
#define GLB_REG_GPIO_26_SET_MSK           (((1U << GLB_REG_GPIO_26_SET_LEN) - 1) << GLB_REG_GPIO_26_SET_POS)
#define GLB_REG_GPIO_26_SET_UMSK          (~(((1U << GLB_REG_GPIO_26_SET_LEN) - 1) << GLB_REG_GPIO_26_SET_POS))
#define GLB_REG_GPIO_26_CLR               GLB_REG_GPIO_26_CLR
#define GLB_REG_GPIO_26_CLR_POS           (26U)
#define GLB_REG_GPIO_26_CLR_LEN           (1U)
#define GLB_REG_GPIO_26_CLR_MSK           (((1U << GLB_REG_GPIO_26_CLR_LEN) - 1) << GLB_REG_GPIO_26_CLR_POS)
#define GLB_REG_GPIO_26_CLR_UMSK          (~(((1U << GLB_REG_GPIO_26_CLR_LEN) - 1) << GLB_REG_GPIO_26_CLR_POS))
#define GLB_REG_GPIO_26_I                 GLB_REG_GPIO_26_I
#define GLB_REG_GPIO_26_I_POS             (28U)
#define GLB_REG_GPIO_26_I_LEN             (1U)
#define GLB_REG_GPIO_26_I_MSK             (((1U << GLB_REG_GPIO_26_I_LEN) - 1) << GLB_REG_GPIO_26_I_POS)
#define GLB_REG_GPIO_26_I_UMSK            (~(((1U << GLB_REG_GPIO_26_I_LEN) - 1) << GLB_REG_GPIO_26_I_POS))
#define GLB_REG_GPIO_26_MODE              GLB_REG_GPIO_26_MODE
#define GLB_REG_GPIO_26_MODE_POS          (30U)
#define GLB_REG_GPIO_26_MODE_LEN          (2U)
#define GLB_REG_GPIO_26_MODE_MSK          (((1U << GLB_REG_GPIO_26_MODE_LEN) - 1) << GLB_REG_GPIO_26_MODE_POS)
#define GLB_REG_GPIO_26_MODE_UMSK         (~(((1U << GLB_REG_GPIO_26_MODE_LEN) - 1) << GLB_REG_GPIO_26_MODE_POS))

/* 0x930 : gpio_cfg27 */
#define GLB_GPIO_CFG27_OFFSET             (0x930)
#define GLB_REG_GPIO_27_IE                GLB_REG_GPIO_27_IE
#define GLB_REG_GPIO_27_IE_POS            (0U)
#define GLB_REG_GPIO_27_IE_LEN            (1U)
#define GLB_REG_GPIO_27_IE_MSK            (((1U << GLB_REG_GPIO_27_IE_LEN) - 1) << GLB_REG_GPIO_27_IE_POS)
#define GLB_REG_GPIO_27_IE_UMSK           (~(((1U << GLB_REG_GPIO_27_IE_LEN) - 1) << GLB_REG_GPIO_27_IE_POS))
#define GLB_REG_GPIO_27_SMT               GLB_REG_GPIO_27_SMT
#define GLB_REG_GPIO_27_SMT_POS           (1U)
#define GLB_REG_GPIO_27_SMT_LEN           (1U)
#define GLB_REG_GPIO_27_SMT_MSK           (((1U << GLB_REG_GPIO_27_SMT_LEN) - 1) << GLB_REG_GPIO_27_SMT_POS)
#define GLB_REG_GPIO_27_SMT_UMSK          (~(((1U << GLB_REG_GPIO_27_SMT_LEN) - 1) << GLB_REG_GPIO_27_SMT_POS))
#define GLB_REG_GPIO_27_DRV               GLB_REG_GPIO_27_DRV
#define GLB_REG_GPIO_27_DRV_POS           (2U)
#define GLB_REG_GPIO_27_DRV_LEN           (2U)
#define GLB_REG_GPIO_27_DRV_MSK           (((1U << GLB_REG_GPIO_27_DRV_LEN) - 1) << GLB_REG_GPIO_27_DRV_POS)
#define GLB_REG_GPIO_27_DRV_UMSK          (~(((1U << GLB_REG_GPIO_27_DRV_LEN) - 1) << GLB_REG_GPIO_27_DRV_POS))
#define GLB_REG_GPIO_27_PU                GLB_REG_GPIO_27_PU
#define GLB_REG_GPIO_27_PU_POS            (4U)
#define GLB_REG_GPIO_27_PU_LEN            (1U)
#define GLB_REG_GPIO_27_PU_MSK            (((1U << GLB_REG_GPIO_27_PU_LEN) - 1) << GLB_REG_GPIO_27_PU_POS)
#define GLB_REG_GPIO_27_PU_UMSK           (~(((1U << GLB_REG_GPIO_27_PU_LEN) - 1) << GLB_REG_GPIO_27_PU_POS))
#define GLB_REG_GPIO_27_PD                GLB_REG_GPIO_27_PD
#define GLB_REG_GPIO_27_PD_POS            (5U)
#define GLB_REG_GPIO_27_PD_LEN            (1U)
#define GLB_REG_GPIO_27_PD_MSK            (((1U << GLB_REG_GPIO_27_PD_LEN) - 1) << GLB_REG_GPIO_27_PD_POS)
#define GLB_REG_GPIO_27_PD_UMSK           (~(((1U << GLB_REG_GPIO_27_PD_LEN) - 1) << GLB_REG_GPIO_27_PD_POS))
#define GLB_REG_GPIO_27_OE                GLB_REG_GPIO_27_OE
#define GLB_REG_GPIO_27_OE_POS            (6U)
#define GLB_REG_GPIO_27_OE_LEN            (1U)
#define GLB_REG_GPIO_27_OE_MSK            (((1U << GLB_REG_GPIO_27_OE_LEN) - 1) << GLB_REG_GPIO_27_OE_POS)
#define GLB_REG_GPIO_27_OE_UMSK           (~(((1U << GLB_REG_GPIO_27_OE_LEN) - 1) << GLB_REG_GPIO_27_OE_POS))
#define GLB_REG_GPIO_27_FUNC_SEL          GLB_REG_GPIO_27_FUNC_SEL
#define GLB_REG_GPIO_27_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_27_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_27_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_27_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_27_FUNC_SEL_POS)
#define GLB_REG_GPIO_27_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_27_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_27_FUNC_SEL_POS))
#define GLB_REG_GPIO_27_INT_MODE_SET      GLB_REG_GPIO_27_INT_MODE_SET
#define GLB_REG_GPIO_27_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_27_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_27_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_27_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_27_INT_MODE_SET_POS)
#define GLB_REG_GPIO_27_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_27_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_27_INT_MODE_SET_POS))
#define GLB_REG_GPIO_27_INT_CLR           GLB_REG_GPIO_27_INT_CLR
#define GLB_REG_GPIO_27_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_27_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_27_INT_CLR_MSK       (((1U << GLB_REG_GPIO_27_INT_CLR_LEN) - 1) << GLB_REG_GPIO_27_INT_CLR_POS)
#define GLB_REG_GPIO_27_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_27_INT_CLR_LEN) - 1) << GLB_REG_GPIO_27_INT_CLR_POS))
#define GLB_GPIO_27_INT_STAT              GLB_GPIO_27_INT_STAT
#define GLB_GPIO_27_INT_STAT_POS          (21U)
#define GLB_GPIO_27_INT_STAT_LEN          (1U)
#define GLB_GPIO_27_INT_STAT_MSK          (((1U << GLB_GPIO_27_INT_STAT_LEN) - 1) << GLB_GPIO_27_INT_STAT_POS)
#define GLB_GPIO_27_INT_STAT_UMSK         (~(((1U << GLB_GPIO_27_INT_STAT_LEN) - 1) << GLB_GPIO_27_INT_STAT_POS))
#define GLB_REG_GPIO_27_INT_MASK          GLB_REG_GPIO_27_INT_MASK
#define GLB_REG_GPIO_27_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_27_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_27_INT_MASK_MSK      (((1U << GLB_REG_GPIO_27_INT_MASK_LEN) - 1) << GLB_REG_GPIO_27_INT_MASK_POS)
#define GLB_REG_GPIO_27_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_27_INT_MASK_LEN) - 1) << GLB_REG_GPIO_27_INT_MASK_POS))
#define GLB_REG_GPIO_27_O                 GLB_REG_GPIO_27_O
#define GLB_REG_GPIO_27_O_POS             (24U)
#define GLB_REG_GPIO_27_O_LEN             (1U)
#define GLB_REG_GPIO_27_O_MSK             (((1U << GLB_REG_GPIO_27_O_LEN) - 1) << GLB_REG_GPIO_27_O_POS)
#define GLB_REG_GPIO_27_O_UMSK            (~(((1U << GLB_REG_GPIO_27_O_LEN) - 1) << GLB_REG_GPIO_27_O_POS))
#define GLB_REG_GPIO_27_SET               GLB_REG_GPIO_27_SET
#define GLB_REG_GPIO_27_SET_POS           (25U)
#define GLB_REG_GPIO_27_SET_LEN           (1U)
#define GLB_REG_GPIO_27_SET_MSK           (((1U << GLB_REG_GPIO_27_SET_LEN) - 1) << GLB_REG_GPIO_27_SET_POS)
#define GLB_REG_GPIO_27_SET_UMSK          (~(((1U << GLB_REG_GPIO_27_SET_LEN) - 1) << GLB_REG_GPIO_27_SET_POS))
#define GLB_REG_GPIO_27_CLR               GLB_REG_GPIO_27_CLR
#define GLB_REG_GPIO_27_CLR_POS           (26U)
#define GLB_REG_GPIO_27_CLR_LEN           (1U)
#define GLB_REG_GPIO_27_CLR_MSK           (((1U << GLB_REG_GPIO_27_CLR_LEN) - 1) << GLB_REG_GPIO_27_CLR_POS)
#define GLB_REG_GPIO_27_CLR_UMSK          (~(((1U << GLB_REG_GPIO_27_CLR_LEN) - 1) << GLB_REG_GPIO_27_CLR_POS))
#define GLB_REG_GPIO_27_I                 GLB_REG_GPIO_27_I
#define GLB_REG_GPIO_27_I_POS             (28U)
#define GLB_REG_GPIO_27_I_LEN             (1U)
#define GLB_REG_GPIO_27_I_MSK             (((1U << GLB_REG_GPIO_27_I_LEN) - 1) << GLB_REG_GPIO_27_I_POS)
#define GLB_REG_GPIO_27_I_UMSK            (~(((1U << GLB_REG_GPIO_27_I_LEN) - 1) << GLB_REG_GPIO_27_I_POS))
#define GLB_REG_GPIO_27_MODE              GLB_REG_GPIO_27_MODE
#define GLB_REG_GPIO_27_MODE_POS          (30U)
#define GLB_REG_GPIO_27_MODE_LEN          (2U)
#define GLB_REG_GPIO_27_MODE_MSK          (((1U << GLB_REG_GPIO_27_MODE_LEN) - 1) << GLB_REG_GPIO_27_MODE_POS)
#define GLB_REG_GPIO_27_MODE_UMSK         (~(((1U << GLB_REG_GPIO_27_MODE_LEN) - 1) << GLB_REG_GPIO_27_MODE_POS))

/* 0x934 : gpio_cfg28 */
#define GLB_GPIO_CFG28_OFFSET             (0x934)
#define GLB_REG_GPIO_28_IE                GLB_REG_GPIO_28_IE
#define GLB_REG_GPIO_28_IE_POS            (0U)
#define GLB_REG_GPIO_28_IE_LEN            (1U)
#define GLB_REG_GPIO_28_IE_MSK            (((1U << GLB_REG_GPIO_28_IE_LEN) - 1) << GLB_REG_GPIO_28_IE_POS)
#define GLB_REG_GPIO_28_IE_UMSK           (~(((1U << GLB_REG_GPIO_28_IE_LEN) - 1) << GLB_REG_GPIO_28_IE_POS))
#define GLB_REG_GPIO_28_SMT               GLB_REG_GPIO_28_SMT
#define GLB_REG_GPIO_28_SMT_POS           (1U)
#define GLB_REG_GPIO_28_SMT_LEN           (1U)
#define GLB_REG_GPIO_28_SMT_MSK           (((1U << GLB_REG_GPIO_28_SMT_LEN) - 1) << GLB_REG_GPIO_28_SMT_POS)
#define GLB_REG_GPIO_28_SMT_UMSK          (~(((1U << GLB_REG_GPIO_28_SMT_LEN) - 1) << GLB_REG_GPIO_28_SMT_POS))
#define GLB_REG_GPIO_28_DRV               GLB_REG_GPIO_28_DRV
#define GLB_REG_GPIO_28_DRV_POS           (2U)
#define GLB_REG_GPIO_28_DRV_LEN           (2U)
#define GLB_REG_GPIO_28_DRV_MSK           (((1U << GLB_REG_GPIO_28_DRV_LEN) - 1) << GLB_REG_GPIO_28_DRV_POS)
#define GLB_REG_GPIO_28_DRV_UMSK          (~(((1U << GLB_REG_GPIO_28_DRV_LEN) - 1) << GLB_REG_GPIO_28_DRV_POS))
#define GLB_REG_GPIO_28_PU                GLB_REG_GPIO_28_PU
#define GLB_REG_GPIO_28_PU_POS            (4U)
#define GLB_REG_GPIO_28_PU_LEN            (1U)
#define GLB_REG_GPIO_28_PU_MSK            (((1U << GLB_REG_GPIO_28_PU_LEN) - 1) << GLB_REG_GPIO_28_PU_POS)
#define GLB_REG_GPIO_28_PU_UMSK           (~(((1U << GLB_REG_GPIO_28_PU_LEN) - 1) << GLB_REG_GPIO_28_PU_POS))
#define GLB_REG_GPIO_28_PD                GLB_REG_GPIO_28_PD
#define GLB_REG_GPIO_28_PD_POS            (5U)
#define GLB_REG_GPIO_28_PD_LEN            (1U)
#define GLB_REG_GPIO_28_PD_MSK            (((1U << GLB_REG_GPIO_28_PD_LEN) - 1) << GLB_REG_GPIO_28_PD_POS)
#define GLB_REG_GPIO_28_PD_UMSK           (~(((1U << GLB_REG_GPIO_28_PD_LEN) - 1) << GLB_REG_GPIO_28_PD_POS))
#define GLB_REG_GPIO_28_OE                GLB_REG_GPIO_28_OE
#define GLB_REG_GPIO_28_OE_POS            (6U)
#define GLB_REG_GPIO_28_OE_LEN            (1U)
#define GLB_REG_GPIO_28_OE_MSK            (((1U << GLB_REG_GPIO_28_OE_LEN) - 1) << GLB_REG_GPIO_28_OE_POS)
#define GLB_REG_GPIO_28_OE_UMSK           (~(((1U << GLB_REG_GPIO_28_OE_LEN) - 1) << GLB_REG_GPIO_28_OE_POS))
#define GLB_REG_GPIO_28_FUNC_SEL          GLB_REG_GPIO_28_FUNC_SEL
#define GLB_REG_GPIO_28_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_28_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_28_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_28_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_28_FUNC_SEL_POS)
#define GLB_REG_GPIO_28_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_28_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_28_FUNC_SEL_POS))
#define GLB_REG_GPIO_28_INT_MODE_SET      GLB_REG_GPIO_28_INT_MODE_SET
#define GLB_REG_GPIO_28_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_28_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_28_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_28_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_28_INT_MODE_SET_POS)
#define GLB_REG_GPIO_28_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_28_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_28_INT_MODE_SET_POS))
#define GLB_REG_GPIO_28_INT_CLR           GLB_REG_GPIO_28_INT_CLR
#define GLB_REG_GPIO_28_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_28_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_28_INT_CLR_MSK       (((1U << GLB_REG_GPIO_28_INT_CLR_LEN) - 1) << GLB_REG_GPIO_28_INT_CLR_POS)
#define GLB_REG_GPIO_28_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_28_INT_CLR_LEN) - 1) << GLB_REG_GPIO_28_INT_CLR_POS))
#define GLB_GPIO_28_INT_STAT              GLB_GPIO_28_INT_STAT
#define GLB_GPIO_28_INT_STAT_POS          (21U)
#define GLB_GPIO_28_INT_STAT_LEN          (1U)
#define GLB_GPIO_28_INT_STAT_MSK          (((1U << GLB_GPIO_28_INT_STAT_LEN) - 1) << GLB_GPIO_28_INT_STAT_POS)
#define GLB_GPIO_28_INT_STAT_UMSK         (~(((1U << GLB_GPIO_28_INT_STAT_LEN) - 1) << GLB_GPIO_28_INT_STAT_POS))
#define GLB_REG_GPIO_28_INT_MASK          GLB_REG_GPIO_28_INT_MASK
#define GLB_REG_GPIO_28_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_28_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_28_INT_MASK_MSK      (((1U << GLB_REG_GPIO_28_INT_MASK_LEN) - 1) << GLB_REG_GPIO_28_INT_MASK_POS)
#define GLB_REG_GPIO_28_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_28_INT_MASK_LEN) - 1) << GLB_REG_GPIO_28_INT_MASK_POS))
#define GLB_REG_GPIO_28_O                 GLB_REG_GPIO_28_O
#define GLB_REG_GPIO_28_O_POS             (24U)
#define GLB_REG_GPIO_28_O_LEN             (1U)
#define GLB_REG_GPIO_28_O_MSK             (((1U << GLB_REG_GPIO_28_O_LEN) - 1) << GLB_REG_GPIO_28_O_POS)
#define GLB_REG_GPIO_28_O_UMSK            (~(((1U << GLB_REG_GPIO_28_O_LEN) - 1) << GLB_REG_GPIO_28_O_POS))
#define GLB_REG_GPIO_28_SET               GLB_REG_GPIO_28_SET
#define GLB_REG_GPIO_28_SET_POS           (25U)
#define GLB_REG_GPIO_28_SET_LEN           (1U)
#define GLB_REG_GPIO_28_SET_MSK           (((1U << GLB_REG_GPIO_28_SET_LEN) - 1) << GLB_REG_GPIO_28_SET_POS)
#define GLB_REG_GPIO_28_SET_UMSK          (~(((1U << GLB_REG_GPIO_28_SET_LEN) - 1) << GLB_REG_GPIO_28_SET_POS))
#define GLB_REG_GPIO_28_CLR               GLB_REG_GPIO_28_CLR
#define GLB_REG_GPIO_28_CLR_POS           (26U)
#define GLB_REG_GPIO_28_CLR_LEN           (1U)
#define GLB_REG_GPIO_28_CLR_MSK           (((1U << GLB_REG_GPIO_28_CLR_LEN) - 1) << GLB_REG_GPIO_28_CLR_POS)
#define GLB_REG_GPIO_28_CLR_UMSK          (~(((1U << GLB_REG_GPIO_28_CLR_LEN) - 1) << GLB_REG_GPIO_28_CLR_POS))
#define GLB_REG_GPIO_28_I                 GLB_REG_GPIO_28_I
#define GLB_REG_GPIO_28_I_POS             (28U)
#define GLB_REG_GPIO_28_I_LEN             (1U)
#define GLB_REG_GPIO_28_I_MSK             (((1U << GLB_REG_GPIO_28_I_LEN) - 1) << GLB_REG_GPIO_28_I_POS)
#define GLB_REG_GPIO_28_I_UMSK            (~(((1U << GLB_REG_GPIO_28_I_LEN) - 1) << GLB_REG_GPIO_28_I_POS))
#define GLB_REG_GPIO_28_MODE              GLB_REG_GPIO_28_MODE
#define GLB_REG_GPIO_28_MODE_POS          (30U)
#define GLB_REG_GPIO_28_MODE_LEN          (2U)
#define GLB_REG_GPIO_28_MODE_MSK          (((1U << GLB_REG_GPIO_28_MODE_LEN) - 1) << GLB_REG_GPIO_28_MODE_POS)
#define GLB_REG_GPIO_28_MODE_UMSK         (~(((1U << GLB_REG_GPIO_28_MODE_LEN) - 1) << GLB_REG_GPIO_28_MODE_POS))

/* 0x938 : gpio_cfg29 */
#define GLB_GPIO_CFG29_OFFSET             (0x938)
#define GLB_REG_GPIO_29_IE                GLB_REG_GPIO_29_IE
#define GLB_REG_GPIO_29_IE_POS            (0U)
#define GLB_REG_GPIO_29_IE_LEN            (1U)
#define GLB_REG_GPIO_29_IE_MSK            (((1U << GLB_REG_GPIO_29_IE_LEN) - 1) << GLB_REG_GPIO_29_IE_POS)
#define GLB_REG_GPIO_29_IE_UMSK           (~(((1U << GLB_REG_GPIO_29_IE_LEN) - 1) << GLB_REG_GPIO_29_IE_POS))
#define GLB_REG_GPIO_29_SMT               GLB_REG_GPIO_29_SMT
#define GLB_REG_GPIO_29_SMT_POS           (1U)
#define GLB_REG_GPIO_29_SMT_LEN           (1U)
#define GLB_REG_GPIO_29_SMT_MSK           (((1U << GLB_REG_GPIO_29_SMT_LEN) - 1) << GLB_REG_GPIO_29_SMT_POS)
#define GLB_REG_GPIO_29_SMT_UMSK          (~(((1U << GLB_REG_GPIO_29_SMT_LEN) - 1) << GLB_REG_GPIO_29_SMT_POS))
#define GLB_REG_GPIO_29_DRV               GLB_REG_GPIO_29_DRV
#define GLB_REG_GPIO_29_DRV_POS           (2U)
#define GLB_REG_GPIO_29_DRV_LEN           (2U)
#define GLB_REG_GPIO_29_DRV_MSK           (((1U << GLB_REG_GPIO_29_DRV_LEN) - 1) << GLB_REG_GPIO_29_DRV_POS)
#define GLB_REG_GPIO_29_DRV_UMSK          (~(((1U << GLB_REG_GPIO_29_DRV_LEN) - 1) << GLB_REG_GPIO_29_DRV_POS))
#define GLB_REG_GPIO_29_PU                GLB_REG_GPIO_29_PU
#define GLB_REG_GPIO_29_PU_POS            (4U)
#define GLB_REG_GPIO_29_PU_LEN            (1U)
#define GLB_REG_GPIO_29_PU_MSK            (((1U << GLB_REG_GPIO_29_PU_LEN) - 1) << GLB_REG_GPIO_29_PU_POS)
#define GLB_REG_GPIO_29_PU_UMSK           (~(((1U << GLB_REG_GPIO_29_PU_LEN) - 1) << GLB_REG_GPIO_29_PU_POS))
#define GLB_REG_GPIO_29_PD                GLB_REG_GPIO_29_PD
#define GLB_REG_GPIO_29_PD_POS            (5U)
#define GLB_REG_GPIO_29_PD_LEN            (1U)
#define GLB_REG_GPIO_29_PD_MSK            (((1U << GLB_REG_GPIO_29_PD_LEN) - 1) << GLB_REG_GPIO_29_PD_POS)
#define GLB_REG_GPIO_29_PD_UMSK           (~(((1U << GLB_REG_GPIO_29_PD_LEN) - 1) << GLB_REG_GPIO_29_PD_POS))
#define GLB_REG_GPIO_29_OE                GLB_REG_GPIO_29_OE
#define GLB_REG_GPIO_29_OE_POS            (6U)
#define GLB_REG_GPIO_29_OE_LEN            (1U)
#define GLB_REG_GPIO_29_OE_MSK            (((1U << GLB_REG_GPIO_29_OE_LEN) - 1) << GLB_REG_GPIO_29_OE_POS)
#define GLB_REG_GPIO_29_OE_UMSK           (~(((1U << GLB_REG_GPIO_29_OE_LEN) - 1) << GLB_REG_GPIO_29_OE_POS))
#define GLB_REG_GPIO_29_FUNC_SEL          GLB_REG_GPIO_29_FUNC_SEL
#define GLB_REG_GPIO_29_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_29_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_29_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_29_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_29_FUNC_SEL_POS)
#define GLB_REG_GPIO_29_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_29_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_29_FUNC_SEL_POS))
#define GLB_REG_GPIO_29_INT_MODE_SET      GLB_REG_GPIO_29_INT_MODE_SET
#define GLB_REG_GPIO_29_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_29_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_29_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_29_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_29_INT_MODE_SET_POS)
#define GLB_REG_GPIO_29_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_29_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_29_INT_MODE_SET_POS))
#define GLB_REG_GPIO_29_INT_CLR           GLB_REG_GPIO_29_INT_CLR
#define GLB_REG_GPIO_29_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_29_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_29_INT_CLR_MSK       (((1U << GLB_REG_GPIO_29_INT_CLR_LEN) - 1) << GLB_REG_GPIO_29_INT_CLR_POS)
#define GLB_REG_GPIO_29_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_29_INT_CLR_LEN) - 1) << GLB_REG_GPIO_29_INT_CLR_POS))
#define GLB_GPIO_29_INT_STAT              GLB_GPIO_29_INT_STAT
#define GLB_GPIO_29_INT_STAT_POS          (21U)
#define GLB_GPIO_29_INT_STAT_LEN          (1U)
#define GLB_GPIO_29_INT_STAT_MSK          (((1U << GLB_GPIO_29_INT_STAT_LEN) - 1) << GLB_GPIO_29_INT_STAT_POS)
#define GLB_GPIO_29_INT_STAT_UMSK         (~(((1U << GLB_GPIO_29_INT_STAT_LEN) - 1) << GLB_GPIO_29_INT_STAT_POS))
#define GLB_REG_GPIO_29_INT_MASK          GLB_REG_GPIO_29_INT_MASK
#define GLB_REG_GPIO_29_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_29_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_29_INT_MASK_MSK      (((1U << GLB_REG_GPIO_29_INT_MASK_LEN) - 1) << GLB_REG_GPIO_29_INT_MASK_POS)
#define GLB_REG_GPIO_29_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_29_INT_MASK_LEN) - 1) << GLB_REG_GPIO_29_INT_MASK_POS))
#define GLB_REG_GPIO_29_O                 GLB_REG_GPIO_29_O
#define GLB_REG_GPIO_29_O_POS             (24U)
#define GLB_REG_GPIO_29_O_LEN             (1U)
#define GLB_REG_GPIO_29_O_MSK             (((1U << GLB_REG_GPIO_29_O_LEN) - 1) << GLB_REG_GPIO_29_O_POS)
#define GLB_REG_GPIO_29_O_UMSK            (~(((1U << GLB_REG_GPIO_29_O_LEN) - 1) << GLB_REG_GPIO_29_O_POS))
#define GLB_REG_GPIO_29_SET               GLB_REG_GPIO_29_SET
#define GLB_REG_GPIO_29_SET_POS           (25U)
#define GLB_REG_GPIO_29_SET_LEN           (1U)
#define GLB_REG_GPIO_29_SET_MSK           (((1U << GLB_REG_GPIO_29_SET_LEN) - 1) << GLB_REG_GPIO_29_SET_POS)
#define GLB_REG_GPIO_29_SET_UMSK          (~(((1U << GLB_REG_GPIO_29_SET_LEN) - 1) << GLB_REG_GPIO_29_SET_POS))
#define GLB_REG_GPIO_29_CLR               GLB_REG_GPIO_29_CLR
#define GLB_REG_GPIO_29_CLR_POS           (26U)
#define GLB_REG_GPIO_29_CLR_LEN           (1U)
#define GLB_REG_GPIO_29_CLR_MSK           (((1U << GLB_REG_GPIO_29_CLR_LEN) - 1) << GLB_REG_GPIO_29_CLR_POS)
#define GLB_REG_GPIO_29_CLR_UMSK          (~(((1U << GLB_REG_GPIO_29_CLR_LEN) - 1) << GLB_REG_GPIO_29_CLR_POS))
#define GLB_REG_GPIO_29_I                 GLB_REG_GPIO_29_I
#define GLB_REG_GPIO_29_I_POS             (28U)
#define GLB_REG_GPIO_29_I_LEN             (1U)
#define GLB_REG_GPIO_29_I_MSK             (((1U << GLB_REG_GPIO_29_I_LEN) - 1) << GLB_REG_GPIO_29_I_POS)
#define GLB_REG_GPIO_29_I_UMSK            (~(((1U << GLB_REG_GPIO_29_I_LEN) - 1) << GLB_REG_GPIO_29_I_POS))
#define GLB_REG_GPIO_29_MODE              GLB_REG_GPIO_29_MODE
#define GLB_REG_GPIO_29_MODE_POS          (30U)
#define GLB_REG_GPIO_29_MODE_LEN          (2U)
#define GLB_REG_GPIO_29_MODE_MSK          (((1U << GLB_REG_GPIO_29_MODE_LEN) - 1) << GLB_REG_GPIO_29_MODE_POS)
#define GLB_REG_GPIO_29_MODE_UMSK         (~(((1U << GLB_REG_GPIO_29_MODE_LEN) - 1) << GLB_REG_GPIO_29_MODE_POS))

/* 0x93C : gpio_cfg30 */
#define GLB_GPIO_CFG30_OFFSET             (0x93C)
#define GLB_REG_GPIO_30_IE                GLB_REG_GPIO_30_IE
#define GLB_REG_GPIO_30_IE_POS            (0U)
#define GLB_REG_GPIO_30_IE_LEN            (1U)
#define GLB_REG_GPIO_30_IE_MSK            (((1U << GLB_REG_GPIO_30_IE_LEN) - 1) << GLB_REG_GPIO_30_IE_POS)
#define GLB_REG_GPIO_30_IE_UMSK           (~(((1U << GLB_REG_GPIO_30_IE_LEN) - 1) << GLB_REG_GPIO_30_IE_POS))
#define GLB_REG_GPIO_30_SMT               GLB_REG_GPIO_30_SMT
#define GLB_REG_GPIO_30_SMT_POS           (1U)
#define GLB_REG_GPIO_30_SMT_LEN           (1U)
#define GLB_REG_GPIO_30_SMT_MSK           (((1U << GLB_REG_GPIO_30_SMT_LEN) - 1) << GLB_REG_GPIO_30_SMT_POS)
#define GLB_REG_GPIO_30_SMT_UMSK          (~(((1U << GLB_REG_GPIO_30_SMT_LEN) - 1) << GLB_REG_GPIO_30_SMT_POS))
#define GLB_REG_GPIO_30_DRV               GLB_REG_GPIO_30_DRV
#define GLB_REG_GPIO_30_DRV_POS           (2U)
#define GLB_REG_GPIO_30_DRV_LEN           (2U)
#define GLB_REG_GPIO_30_DRV_MSK           (((1U << GLB_REG_GPIO_30_DRV_LEN) - 1) << GLB_REG_GPIO_30_DRV_POS)
#define GLB_REG_GPIO_30_DRV_UMSK          (~(((1U << GLB_REG_GPIO_30_DRV_LEN) - 1) << GLB_REG_GPIO_30_DRV_POS))
#define GLB_REG_GPIO_30_PU                GLB_REG_GPIO_30_PU
#define GLB_REG_GPIO_30_PU_POS            (4U)
#define GLB_REG_GPIO_30_PU_LEN            (1U)
#define GLB_REG_GPIO_30_PU_MSK            (((1U << GLB_REG_GPIO_30_PU_LEN) - 1) << GLB_REG_GPIO_30_PU_POS)
#define GLB_REG_GPIO_30_PU_UMSK           (~(((1U << GLB_REG_GPIO_30_PU_LEN) - 1) << GLB_REG_GPIO_30_PU_POS))
#define GLB_REG_GPIO_30_PD                GLB_REG_GPIO_30_PD
#define GLB_REG_GPIO_30_PD_POS            (5U)
#define GLB_REG_GPIO_30_PD_LEN            (1U)
#define GLB_REG_GPIO_30_PD_MSK            (((1U << GLB_REG_GPIO_30_PD_LEN) - 1) << GLB_REG_GPIO_30_PD_POS)
#define GLB_REG_GPIO_30_PD_UMSK           (~(((1U << GLB_REG_GPIO_30_PD_LEN) - 1) << GLB_REG_GPIO_30_PD_POS))
#define GLB_REG_GPIO_30_OE                GLB_REG_GPIO_30_OE
#define GLB_REG_GPIO_30_OE_POS            (6U)
#define GLB_REG_GPIO_30_OE_LEN            (1U)
#define GLB_REG_GPIO_30_OE_MSK            (((1U << GLB_REG_GPIO_30_OE_LEN) - 1) << GLB_REG_GPIO_30_OE_POS)
#define GLB_REG_GPIO_30_OE_UMSK           (~(((1U << GLB_REG_GPIO_30_OE_LEN) - 1) << GLB_REG_GPIO_30_OE_POS))
#define GLB_REG_GPIO_30_FUNC_SEL          GLB_REG_GPIO_30_FUNC_SEL
#define GLB_REG_GPIO_30_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_30_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_30_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_30_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_30_FUNC_SEL_POS)
#define GLB_REG_GPIO_30_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_30_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_30_FUNC_SEL_POS))
#define GLB_REG_GPIO_30_INT_MODE_SET      GLB_REG_GPIO_30_INT_MODE_SET
#define GLB_REG_GPIO_30_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_30_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_30_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_30_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_30_INT_MODE_SET_POS)
#define GLB_REG_GPIO_30_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_30_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_30_INT_MODE_SET_POS))
#define GLB_REG_GPIO_30_INT_CLR           GLB_REG_GPIO_30_INT_CLR
#define GLB_REG_GPIO_30_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_30_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_30_INT_CLR_MSK       (((1U << GLB_REG_GPIO_30_INT_CLR_LEN) - 1) << GLB_REG_GPIO_30_INT_CLR_POS)
#define GLB_REG_GPIO_30_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_30_INT_CLR_LEN) - 1) << GLB_REG_GPIO_30_INT_CLR_POS))
#define GLB_GPIO_30_INT_STAT              GLB_GPIO_30_INT_STAT
#define GLB_GPIO_30_INT_STAT_POS          (21U)
#define GLB_GPIO_30_INT_STAT_LEN          (1U)
#define GLB_GPIO_30_INT_STAT_MSK          (((1U << GLB_GPIO_30_INT_STAT_LEN) - 1) << GLB_GPIO_30_INT_STAT_POS)
#define GLB_GPIO_30_INT_STAT_UMSK         (~(((1U << GLB_GPIO_30_INT_STAT_LEN) - 1) << GLB_GPIO_30_INT_STAT_POS))
#define GLB_REG_GPIO_30_INT_MASK          GLB_REG_GPIO_30_INT_MASK
#define GLB_REG_GPIO_30_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_30_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_30_INT_MASK_MSK      (((1U << GLB_REG_GPIO_30_INT_MASK_LEN) - 1) << GLB_REG_GPIO_30_INT_MASK_POS)
#define GLB_REG_GPIO_30_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_30_INT_MASK_LEN) - 1) << GLB_REG_GPIO_30_INT_MASK_POS))
#define GLB_REG_GPIO_30_O                 GLB_REG_GPIO_30_O
#define GLB_REG_GPIO_30_O_POS             (24U)
#define GLB_REG_GPIO_30_O_LEN             (1U)
#define GLB_REG_GPIO_30_O_MSK             (((1U << GLB_REG_GPIO_30_O_LEN) - 1) << GLB_REG_GPIO_30_O_POS)
#define GLB_REG_GPIO_30_O_UMSK            (~(((1U << GLB_REG_GPIO_30_O_LEN) - 1) << GLB_REG_GPIO_30_O_POS))
#define GLB_REG_GPIO_30_SET               GLB_REG_GPIO_30_SET
#define GLB_REG_GPIO_30_SET_POS           (25U)
#define GLB_REG_GPIO_30_SET_LEN           (1U)
#define GLB_REG_GPIO_30_SET_MSK           (((1U << GLB_REG_GPIO_30_SET_LEN) - 1) << GLB_REG_GPIO_30_SET_POS)
#define GLB_REG_GPIO_30_SET_UMSK          (~(((1U << GLB_REG_GPIO_30_SET_LEN) - 1) << GLB_REG_GPIO_30_SET_POS))
#define GLB_REG_GPIO_30_CLR               GLB_REG_GPIO_30_CLR
#define GLB_REG_GPIO_30_CLR_POS           (26U)
#define GLB_REG_GPIO_30_CLR_LEN           (1U)
#define GLB_REG_GPIO_30_CLR_MSK           (((1U << GLB_REG_GPIO_30_CLR_LEN) - 1) << GLB_REG_GPIO_30_CLR_POS)
#define GLB_REG_GPIO_30_CLR_UMSK          (~(((1U << GLB_REG_GPIO_30_CLR_LEN) - 1) << GLB_REG_GPIO_30_CLR_POS))
#define GLB_REG_GPIO_30_I                 GLB_REG_GPIO_30_I
#define GLB_REG_GPIO_30_I_POS             (28U)
#define GLB_REG_GPIO_30_I_LEN             (1U)
#define GLB_REG_GPIO_30_I_MSK             (((1U << GLB_REG_GPIO_30_I_LEN) - 1) << GLB_REG_GPIO_30_I_POS)
#define GLB_REG_GPIO_30_I_UMSK            (~(((1U << GLB_REG_GPIO_30_I_LEN) - 1) << GLB_REG_GPIO_30_I_POS))
#define GLB_REG_GPIO_30_MODE              GLB_REG_GPIO_30_MODE
#define GLB_REG_GPIO_30_MODE_POS          (30U)
#define GLB_REG_GPIO_30_MODE_LEN          (2U)
#define GLB_REG_GPIO_30_MODE_MSK          (((1U << GLB_REG_GPIO_30_MODE_LEN) - 1) << GLB_REG_GPIO_30_MODE_POS)
#define GLB_REG_GPIO_30_MODE_UMSK         (~(((1U << GLB_REG_GPIO_30_MODE_LEN) - 1) << GLB_REG_GPIO_30_MODE_POS))

/* 0x940 : gpio_cfg31 */
#define GLB_GPIO_CFG31_OFFSET             (0x940)
#define GLB_REG_GPIO_31_IE                GLB_REG_GPIO_31_IE
#define GLB_REG_GPIO_31_IE_POS            (0U)
#define GLB_REG_GPIO_31_IE_LEN            (1U)
#define GLB_REG_GPIO_31_IE_MSK            (((1U << GLB_REG_GPIO_31_IE_LEN) - 1) << GLB_REG_GPIO_31_IE_POS)
#define GLB_REG_GPIO_31_IE_UMSK           (~(((1U << GLB_REG_GPIO_31_IE_LEN) - 1) << GLB_REG_GPIO_31_IE_POS))
#define GLB_REG_GPIO_31_SMT               GLB_REG_GPIO_31_SMT
#define GLB_REG_GPIO_31_SMT_POS           (1U)
#define GLB_REG_GPIO_31_SMT_LEN           (1U)
#define GLB_REG_GPIO_31_SMT_MSK           (((1U << GLB_REG_GPIO_31_SMT_LEN) - 1) << GLB_REG_GPIO_31_SMT_POS)
#define GLB_REG_GPIO_31_SMT_UMSK          (~(((1U << GLB_REG_GPIO_31_SMT_LEN) - 1) << GLB_REG_GPIO_31_SMT_POS))
#define GLB_REG_GPIO_31_DRV               GLB_REG_GPIO_31_DRV
#define GLB_REG_GPIO_31_DRV_POS           (2U)
#define GLB_REG_GPIO_31_DRV_LEN           (2U)
#define GLB_REG_GPIO_31_DRV_MSK           (((1U << GLB_REG_GPIO_31_DRV_LEN) - 1) << GLB_REG_GPIO_31_DRV_POS)
#define GLB_REG_GPIO_31_DRV_UMSK          (~(((1U << GLB_REG_GPIO_31_DRV_LEN) - 1) << GLB_REG_GPIO_31_DRV_POS))
#define GLB_REG_GPIO_31_PU                GLB_REG_GPIO_31_PU
#define GLB_REG_GPIO_31_PU_POS            (4U)
#define GLB_REG_GPIO_31_PU_LEN            (1U)
#define GLB_REG_GPIO_31_PU_MSK            (((1U << GLB_REG_GPIO_31_PU_LEN) - 1) << GLB_REG_GPIO_31_PU_POS)
#define GLB_REG_GPIO_31_PU_UMSK           (~(((1U << GLB_REG_GPIO_31_PU_LEN) - 1) << GLB_REG_GPIO_31_PU_POS))
#define GLB_REG_GPIO_31_PD                GLB_REG_GPIO_31_PD
#define GLB_REG_GPIO_31_PD_POS            (5U)
#define GLB_REG_GPIO_31_PD_LEN            (1U)
#define GLB_REG_GPIO_31_PD_MSK            (((1U << GLB_REG_GPIO_31_PD_LEN) - 1) << GLB_REG_GPIO_31_PD_POS)
#define GLB_REG_GPIO_31_PD_UMSK           (~(((1U << GLB_REG_GPIO_31_PD_LEN) - 1) << GLB_REG_GPIO_31_PD_POS))
#define GLB_REG_GPIO_31_OE                GLB_REG_GPIO_31_OE
#define GLB_REG_GPIO_31_OE_POS            (6U)
#define GLB_REG_GPIO_31_OE_LEN            (1U)
#define GLB_REG_GPIO_31_OE_MSK            (((1U << GLB_REG_GPIO_31_OE_LEN) - 1) << GLB_REG_GPIO_31_OE_POS)
#define GLB_REG_GPIO_31_OE_UMSK           (~(((1U << GLB_REG_GPIO_31_OE_LEN) - 1) << GLB_REG_GPIO_31_OE_POS))
#define GLB_REG_GPIO_31_FUNC_SEL          GLB_REG_GPIO_31_FUNC_SEL
#define GLB_REG_GPIO_31_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_31_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_31_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_31_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_31_FUNC_SEL_POS)
#define GLB_REG_GPIO_31_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_31_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_31_FUNC_SEL_POS))
#define GLB_REG_GPIO_31_INT_MODE_SET      GLB_REG_GPIO_31_INT_MODE_SET
#define GLB_REG_GPIO_31_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_31_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_31_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_31_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_31_INT_MODE_SET_POS)
#define GLB_REG_GPIO_31_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_31_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_31_INT_MODE_SET_POS))
#define GLB_REG_GPIO_31_INT_CLR           GLB_REG_GPIO_31_INT_CLR
#define GLB_REG_GPIO_31_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_31_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_31_INT_CLR_MSK       (((1U << GLB_REG_GPIO_31_INT_CLR_LEN) - 1) << GLB_REG_GPIO_31_INT_CLR_POS)
#define GLB_REG_GPIO_31_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_31_INT_CLR_LEN) - 1) << GLB_REG_GPIO_31_INT_CLR_POS))
#define GLB_GPIO_31_INT_STAT              GLB_GPIO_31_INT_STAT
#define GLB_GPIO_31_INT_STAT_POS          (21U)
#define GLB_GPIO_31_INT_STAT_LEN          (1U)
#define GLB_GPIO_31_INT_STAT_MSK          (((1U << GLB_GPIO_31_INT_STAT_LEN) - 1) << GLB_GPIO_31_INT_STAT_POS)
#define GLB_GPIO_31_INT_STAT_UMSK         (~(((1U << GLB_GPIO_31_INT_STAT_LEN) - 1) << GLB_GPIO_31_INT_STAT_POS))
#define GLB_REG_GPIO_31_INT_MASK          GLB_REG_GPIO_31_INT_MASK
#define GLB_REG_GPIO_31_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_31_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_31_INT_MASK_MSK      (((1U << GLB_REG_GPIO_31_INT_MASK_LEN) - 1) << GLB_REG_GPIO_31_INT_MASK_POS)
#define GLB_REG_GPIO_31_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_31_INT_MASK_LEN) - 1) << GLB_REG_GPIO_31_INT_MASK_POS))
#define GLB_REG_GPIO_31_O                 GLB_REG_GPIO_31_O
#define GLB_REG_GPIO_31_O_POS             (24U)
#define GLB_REG_GPIO_31_O_LEN             (1U)
#define GLB_REG_GPIO_31_O_MSK             (((1U << GLB_REG_GPIO_31_O_LEN) - 1) << GLB_REG_GPIO_31_O_POS)
#define GLB_REG_GPIO_31_O_UMSK            (~(((1U << GLB_REG_GPIO_31_O_LEN) - 1) << GLB_REG_GPIO_31_O_POS))
#define GLB_REG_GPIO_31_SET               GLB_REG_GPIO_31_SET
#define GLB_REG_GPIO_31_SET_POS           (25U)
#define GLB_REG_GPIO_31_SET_LEN           (1U)
#define GLB_REG_GPIO_31_SET_MSK           (((1U << GLB_REG_GPIO_31_SET_LEN) - 1) << GLB_REG_GPIO_31_SET_POS)
#define GLB_REG_GPIO_31_SET_UMSK          (~(((1U << GLB_REG_GPIO_31_SET_LEN) - 1) << GLB_REG_GPIO_31_SET_POS))
#define GLB_REG_GPIO_31_CLR               GLB_REG_GPIO_31_CLR
#define GLB_REG_GPIO_31_CLR_POS           (26U)
#define GLB_REG_GPIO_31_CLR_LEN           (1U)
#define GLB_REG_GPIO_31_CLR_MSK           (((1U << GLB_REG_GPIO_31_CLR_LEN) - 1) << GLB_REG_GPIO_31_CLR_POS)
#define GLB_REG_GPIO_31_CLR_UMSK          (~(((1U << GLB_REG_GPIO_31_CLR_LEN) - 1) << GLB_REG_GPIO_31_CLR_POS))
#define GLB_REG_GPIO_31_I                 GLB_REG_GPIO_31_I
#define GLB_REG_GPIO_31_I_POS             (28U)
#define GLB_REG_GPIO_31_I_LEN             (1U)
#define GLB_REG_GPIO_31_I_MSK             (((1U << GLB_REG_GPIO_31_I_LEN) - 1) << GLB_REG_GPIO_31_I_POS)
#define GLB_REG_GPIO_31_I_UMSK            (~(((1U << GLB_REG_GPIO_31_I_LEN) - 1) << GLB_REG_GPIO_31_I_POS))
#define GLB_REG_GPIO_31_MODE              GLB_REG_GPIO_31_MODE
#define GLB_REG_GPIO_31_MODE_POS          (30U)
#define GLB_REG_GPIO_31_MODE_LEN          (2U)
#define GLB_REG_GPIO_31_MODE_MSK          (((1U << GLB_REG_GPIO_31_MODE_LEN) - 1) << GLB_REG_GPIO_31_MODE_POS)
#define GLB_REG_GPIO_31_MODE_UMSK         (~(((1U << GLB_REG_GPIO_31_MODE_LEN) - 1) << GLB_REG_GPIO_31_MODE_POS))

/* 0x944 : gpio_cfg32 */
#define GLB_GPIO_CFG32_OFFSET             (0x944)
#define GLB_REG_GPIO_32_IE                GLB_REG_GPIO_32_IE
#define GLB_REG_GPIO_32_IE_POS            (0U)
#define GLB_REG_GPIO_32_IE_LEN            (1U)
#define GLB_REG_GPIO_32_IE_MSK            (((1U << GLB_REG_GPIO_32_IE_LEN) - 1) << GLB_REG_GPIO_32_IE_POS)
#define GLB_REG_GPIO_32_IE_UMSK           (~(((1U << GLB_REG_GPIO_32_IE_LEN) - 1) << GLB_REG_GPIO_32_IE_POS))
#define GLB_REG_GPIO_32_SMT               GLB_REG_GPIO_32_SMT
#define GLB_REG_GPIO_32_SMT_POS           (1U)
#define GLB_REG_GPIO_32_SMT_LEN           (1U)
#define GLB_REG_GPIO_32_SMT_MSK           (((1U << GLB_REG_GPIO_32_SMT_LEN) - 1) << GLB_REG_GPIO_32_SMT_POS)
#define GLB_REG_GPIO_32_SMT_UMSK          (~(((1U << GLB_REG_GPIO_32_SMT_LEN) - 1) << GLB_REG_GPIO_32_SMT_POS))
#define GLB_REG_GPIO_32_DRV               GLB_REG_GPIO_32_DRV
#define GLB_REG_GPIO_32_DRV_POS           (2U)
#define GLB_REG_GPIO_32_DRV_LEN           (2U)
#define GLB_REG_GPIO_32_DRV_MSK           (((1U << GLB_REG_GPIO_32_DRV_LEN) - 1) << GLB_REG_GPIO_32_DRV_POS)
#define GLB_REG_GPIO_32_DRV_UMSK          (~(((1U << GLB_REG_GPIO_32_DRV_LEN) - 1) << GLB_REG_GPIO_32_DRV_POS))
#define GLB_REG_GPIO_32_PU                GLB_REG_GPIO_32_PU
#define GLB_REG_GPIO_32_PU_POS            (4U)
#define GLB_REG_GPIO_32_PU_LEN            (1U)
#define GLB_REG_GPIO_32_PU_MSK            (((1U << GLB_REG_GPIO_32_PU_LEN) - 1) << GLB_REG_GPIO_32_PU_POS)
#define GLB_REG_GPIO_32_PU_UMSK           (~(((1U << GLB_REG_GPIO_32_PU_LEN) - 1) << GLB_REG_GPIO_32_PU_POS))
#define GLB_REG_GPIO_32_PD                GLB_REG_GPIO_32_PD
#define GLB_REG_GPIO_32_PD_POS            (5U)
#define GLB_REG_GPIO_32_PD_LEN            (1U)
#define GLB_REG_GPIO_32_PD_MSK            (((1U << GLB_REG_GPIO_32_PD_LEN) - 1) << GLB_REG_GPIO_32_PD_POS)
#define GLB_REG_GPIO_32_PD_UMSK           (~(((1U << GLB_REG_GPIO_32_PD_LEN) - 1) << GLB_REG_GPIO_32_PD_POS))
#define GLB_REG_GPIO_32_OE                GLB_REG_GPIO_32_OE
#define GLB_REG_GPIO_32_OE_POS            (6U)
#define GLB_REG_GPIO_32_OE_LEN            (1U)
#define GLB_REG_GPIO_32_OE_MSK            (((1U << GLB_REG_GPIO_32_OE_LEN) - 1) << GLB_REG_GPIO_32_OE_POS)
#define GLB_REG_GPIO_32_OE_UMSK           (~(((1U << GLB_REG_GPIO_32_OE_LEN) - 1) << GLB_REG_GPIO_32_OE_POS))
#define GLB_REG_GPIO_32_FUNC_SEL          GLB_REG_GPIO_32_FUNC_SEL
#define GLB_REG_GPIO_32_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_32_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_32_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_32_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_32_FUNC_SEL_POS)
#define GLB_REG_GPIO_32_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_32_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_32_FUNC_SEL_POS))
#define GLB_REG_GPIO_32_INT_MODE_SET      GLB_REG_GPIO_32_INT_MODE_SET
#define GLB_REG_GPIO_32_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_32_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_32_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_32_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_32_INT_MODE_SET_POS)
#define GLB_REG_GPIO_32_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_32_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_32_INT_MODE_SET_POS))
#define GLB_REG_GPIO_32_INT_CLR           GLB_REG_GPIO_32_INT_CLR
#define GLB_REG_GPIO_32_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_32_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_32_INT_CLR_MSK       (((1U << GLB_REG_GPIO_32_INT_CLR_LEN) - 1) << GLB_REG_GPIO_32_INT_CLR_POS)
#define GLB_REG_GPIO_32_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_32_INT_CLR_LEN) - 1) << GLB_REG_GPIO_32_INT_CLR_POS))
#define GLB_GPIO_32_INT_STAT              GLB_GPIO_32_INT_STAT
#define GLB_GPIO_32_INT_STAT_POS          (21U)
#define GLB_GPIO_32_INT_STAT_LEN          (1U)
#define GLB_GPIO_32_INT_STAT_MSK          (((1U << GLB_GPIO_32_INT_STAT_LEN) - 1) << GLB_GPIO_32_INT_STAT_POS)
#define GLB_GPIO_32_INT_STAT_UMSK         (~(((1U << GLB_GPIO_32_INT_STAT_LEN) - 1) << GLB_GPIO_32_INT_STAT_POS))
#define GLB_REG_GPIO_32_INT_MASK          GLB_REG_GPIO_32_INT_MASK
#define GLB_REG_GPIO_32_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_32_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_32_INT_MASK_MSK      (((1U << GLB_REG_GPIO_32_INT_MASK_LEN) - 1) << GLB_REG_GPIO_32_INT_MASK_POS)
#define GLB_REG_GPIO_32_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_32_INT_MASK_LEN) - 1) << GLB_REG_GPIO_32_INT_MASK_POS))
#define GLB_REG_GPIO_32_O                 GLB_REG_GPIO_32_O
#define GLB_REG_GPIO_32_O_POS             (24U)
#define GLB_REG_GPIO_32_O_LEN             (1U)
#define GLB_REG_GPIO_32_O_MSK             (((1U << GLB_REG_GPIO_32_O_LEN) - 1) << GLB_REG_GPIO_32_O_POS)
#define GLB_REG_GPIO_32_O_UMSK            (~(((1U << GLB_REG_GPIO_32_O_LEN) - 1) << GLB_REG_GPIO_32_O_POS))
#define GLB_REG_GPIO_32_SET               GLB_REG_GPIO_32_SET
#define GLB_REG_GPIO_32_SET_POS           (25U)
#define GLB_REG_GPIO_32_SET_LEN           (1U)
#define GLB_REG_GPIO_32_SET_MSK           (((1U << GLB_REG_GPIO_32_SET_LEN) - 1) << GLB_REG_GPIO_32_SET_POS)
#define GLB_REG_GPIO_32_SET_UMSK          (~(((1U << GLB_REG_GPIO_32_SET_LEN) - 1) << GLB_REG_GPIO_32_SET_POS))
#define GLB_REG_GPIO_32_CLR               GLB_REG_GPIO_32_CLR
#define GLB_REG_GPIO_32_CLR_POS           (26U)
#define GLB_REG_GPIO_32_CLR_LEN           (1U)
#define GLB_REG_GPIO_32_CLR_MSK           (((1U << GLB_REG_GPIO_32_CLR_LEN) - 1) << GLB_REG_GPIO_32_CLR_POS)
#define GLB_REG_GPIO_32_CLR_UMSK          (~(((1U << GLB_REG_GPIO_32_CLR_LEN) - 1) << GLB_REG_GPIO_32_CLR_POS))
#define GLB_REG_GPIO_32_I                 GLB_REG_GPIO_32_I
#define GLB_REG_GPIO_32_I_POS             (28U)
#define GLB_REG_GPIO_32_I_LEN             (1U)
#define GLB_REG_GPIO_32_I_MSK             (((1U << GLB_REG_GPIO_32_I_LEN) - 1) << GLB_REG_GPIO_32_I_POS)
#define GLB_REG_GPIO_32_I_UMSK            (~(((1U << GLB_REG_GPIO_32_I_LEN) - 1) << GLB_REG_GPIO_32_I_POS))
#define GLB_REG_GPIO_32_MODE              GLB_REG_GPIO_32_MODE
#define GLB_REG_GPIO_32_MODE_POS          (30U)
#define GLB_REG_GPIO_32_MODE_LEN          (2U)
#define GLB_REG_GPIO_32_MODE_MSK          (((1U << GLB_REG_GPIO_32_MODE_LEN) - 1) << GLB_REG_GPIO_32_MODE_POS)
#define GLB_REG_GPIO_32_MODE_UMSK         (~(((1U << GLB_REG_GPIO_32_MODE_LEN) - 1) << GLB_REG_GPIO_32_MODE_POS))

/* 0x948 : gpio_cfg33 */
#define GLB_GPIO_CFG33_OFFSET             (0x948)
#define GLB_REG_GPIO_33_IE                GLB_REG_GPIO_33_IE
#define GLB_REG_GPIO_33_IE_POS            (0U)
#define GLB_REG_GPIO_33_IE_LEN            (1U)
#define GLB_REG_GPIO_33_IE_MSK            (((1U << GLB_REG_GPIO_33_IE_LEN) - 1) << GLB_REG_GPIO_33_IE_POS)
#define GLB_REG_GPIO_33_IE_UMSK           (~(((1U << GLB_REG_GPIO_33_IE_LEN) - 1) << GLB_REG_GPIO_33_IE_POS))
#define GLB_REG_GPIO_33_SMT               GLB_REG_GPIO_33_SMT
#define GLB_REG_GPIO_33_SMT_POS           (1U)
#define GLB_REG_GPIO_33_SMT_LEN           (1U)
#define GLB_REG_GPIO_33_SMT_MSK           (((1U << GLB_REG_GPIO_33_SMT_LEN) - 1) << GLB_REG_GPIO_33_SMT_POS)
#define GLB_REG_GPIO_33_SMT_UMSK          (~(((1U << GLB_REG_GPIO_33_SMT_LEN) - 1) << GLB_REG_GPIO_33_SMT_POS))
#define GLB_REG_GPIO_33_DRV               GLB_REG_GPIO_33_DRV
#define GLB_REG_GPIO_33_DRV_POS           (2U)
#define GLB_REG_GPIO_33_DRV_LEN           (2U)
#define GLB_REG_GPIO_33_DRV_MSK           (((1U << GLB_REG_GPIO_33_DRV_LEN) - 1) << GLB_REG_GPIO_33_DRV_POS)
#define GLB_REG_GPIO_33_DRV_UMSK          (~(((1U << GLB_REG_GPIO_33_DRV_LEN) - 1) << GLB_REG_GPIO_33_DRV_POS))
#define GLB_REG_GPIO_33_PU                GLB_REG_GPIO_33_PU
#define GLB_REG_GPIO_33_PU_POS            (4U)
#define GLB_REG_GPIO_33_PU_LEN            (1U)
#define GLB_REG_GPIO_33_PU_MSK            (((1U << GLB_REG_GPIO_33_PU_LEN) - 1) << GLB_REG_GPIO_33_PU_POS)
#define GLB_REG_GPIO_33_PU_UMSK           (~(((1U << GLB_REG_GPIO_33_PU_LEN) - 1) << GLB_REG_GPIO_33_PU_POS))
#define GLB_REG_GPIO_33_PD                GLB_REG_GPIO_33_PD
#define GLB_REG_GPIO_33_PD_POS            (5U)
#define GLB_REG_GPIO_33_PD_LEN            (1U)
#define GLB_REG_GPIO_33_PD_MSK            (((1U << GLB_REG_GPIO_33_PD_LEN) - 1) << GLB_REG_GPIO_33_PD_POS)
#define GLB_REG_GPIO_33_PD_UMSK           (~(((1U << GLB_REG_GPIO_33_PD_LEN) - 1) << GLB_REG_GPIO_33_PD_POS))
#define GLB_REG_GPIO_33_OE                GLB_REG_GPIO_33_OE
#define GLB_REG_GPIO_33_OE_POS            (6U)
#define GLB_REG_GPIO_33_OE_LEN            (1U)
#define GLB_REG_GPIO_33_OE_MSK            (((1U << GLB_REG_GPIO_33_OE_LEN) - 1) << GLB_REG_GPIO_33_OE_POS)
#define GLB_REG_GPIO_33_OE_UMSK           (~(((1U << GLB_REG_GPIO_33_OE_LEN) - 1) << GLB_REG_GPIO_33_OE_POS))
#define GLB_REG_GPIO_33_FUNC_SEL          GLB_REG_GPIO_33_FUNC_SEL
#define GLB_REG_GPIO_33_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_33_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_33_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_33_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_33_FUNC_SEL_POS)
#define GLB_REG_GPIO_33_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_33_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_33_FUNC_SEL_POS))
#define GLB_REG_GPIO_33_INT_MODE_SET      GLB_REG_GPIO_33_INT_MODE_SET
#define GLB_REG_GPIO_33_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_33_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_33_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_33_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_33_INT_MODE_SET_POS)
#define GLB_REG_GPIO_33_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_33_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_33_INT_MODE_SET_POS))
#define GLB_REG_GPIO_33_INT_CLR           GLB_REG_GPIO_33_INT_CLR
#define GLB_REG_GPIO_33_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_33_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_33_INT_CLR_MSK       (((1U << GLB_REG_GPIO_33_INT_CLR_LEN) - 1) << GLB_REG_GPIO_33_INT_CLR_POS)
#define GLB_REG_GPIO_33_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_33_INT_CLR_LEN) - 1) << GLB_REG_GPIO_33_INT_CLR_POS))
#define GLB_GPIO_33_INT_STAT              GLB_GPIO_33_INT_STAT
#define GLB_GPIO_33_INT_STAT_POS          (21U)
#define GLB_GPIO_33_INT_STAT_LEN          (1U)
#define GLB_GPIO_33_INT_STAT_MSK          (((1U << GLB_GPIO_33_INT_STAT_LEN) - 1) << GLB_GPIO_33_INT_STAT_POS)
#define GLB_GPIO_33_INT_STAT_UMSK         (~(((1U << GLB_GPIO_33_INT_STAT_LEN) - 1) << GLB_GPIO_33_INT_STAT_POS))
#define GLB_REG_GPIO_33_INT_MASK          GLB_REG_GPIO_33_INT_MASK
#define GLB_REG_GPIO_33_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_33_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_33_INT_MASK_MSK      (((1U << GLB_REG_GPIO_33_INT_MASK_LEN) - 1) << GLB_REG_GPIO_33_INT_MASK_POS)
#define GLB_REG_GPIO_33_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_33_INT_MASK_LEN) - 1) << GLB_REG_GPIO_33_INT_MASK_POS))
#define GLB_REG_GPIO_33_O                 GLB_REG_GPIO_33_O
#define GLB_REG_GPIO_33_O_POS             (24U)
#define GLB_REG_GPIO_33_O_LEN             (1U)
#define GLB_REG_GPIO_33_O_MSK             (((1U << GLB_REG_GPIO_33_O_LEN) - 1) << GLB_REG_GPIO_33_O_POS)
#define GLB_REG_GPIO_33_O_UMSK            (~(((1U << GLB_REG_GPIO_33_O_LEN) - 1) << GLB_REG_GPIO_33_O_POS))
#define GLB_REG_GPIO_33_SET               GLB_REG_GPIO_33_SET
#define GLB_REG_GPIO_33_SET_POS           (25U)
#define GLB_REG_GPIO_33_SET_LEN           (1U)
#define GLB_REG_GPIO_33_SET_MSK           (((1U << GLB_REG_GPIO_33_SET_LEN) - 1) << GLB_REG_GPIO_33_SET_POS)
#define GLB_REG_GPIO_33_SET_UMSK          (~(((1U << GLB_REG_GPIO_33_SET_LEN) - 1) << GLB_REG_GPIO_33_SET_POS))
#define GLB_REG_GPIO_33_CLR               GLB_REG_GPIO_33_CLR
#define GLB_REG_GPIO_33_CLR_POS           (26U)
#define GLB_REG_GPIO_33_CLR_LEN           (1U)
#define GLB_REG_GPIO_33_CLR_MSK           (((1U << GLB_REG_GPIO_33_CLR_LEN) - 1) << GLB_REG_GPIO_33_CLR_POS)
#define GLB_REG_GPIO_33_CLR_UMSK          (~(((1U << GLB_REG_GPIO_33_CLR_LEN) - 1) << GLB_REG_GPIO_33_CLR_POS))
#define GLB_REG_GPIO_33_I                 GLB_REG_GPIO_33_I
#define GLB_REG_GPIO_33_I_POS             (28U)
#define GLB_REG_GPIO_33_I_LEN             (1U)
#define GLB_REG_GPIO_33_I_MSK             (((1U << GLB_REG_GPIO_33_I_LEN) - 1) << GLB_REG_GPIO_33_I_POS)
#define GLB_REG_GPIO_33_I_UMSK            (~(((1U << GLB_REG_GPIO_33_I_LEN) - 1) << GLB_REG_GPIO_33_I_POS))
#define GLB_REG_GPIO_33_MODE              GLB_REG_GPIO_33_MODE
#define GLB_REG_GPIO_33_MODE_POS          (30U)
#define GLB_REG_GPIO_33_MODE_LEN          (2U)
#define GLB_REG_GPIO_33_MODE_MSK          (((1U << GLB_REG_GPIO_33_MODE_LEN) - 1) << GLB_REG_GPIO_33_MODE_POS)
#define GLB_REG_GPIO_33_MODE_UMSK         (~(((1U << GLB_REG_GPIO_33_MODE_LEN) - 1) << GLB_REG_GPIO_33_MODE_POS))

/* 0x94C : gpio_cfg34 */
#define GLB_GPIO_CFG34_OFFSET             (0x94C)
#define GLB_REG_GPIO_34_IE                GLB_REG_GPIO_34_IE
#define GLB_REG_GPIO_34_IE_POS            (0U)
#define GLB_REG_GPIO_34_IE_LEN            (1U)
#define GLB_REG_GPIO_34_IE_MSK            (((1U << GLB_REG_GPIO_34_IE_LEN) - 1) << GLB_REG_GPIO_34_IE_POS)
#define GLB_REG_GPIO_34_IE_UMSK           (~(((1U << GLB_REG_GPIO_34_IE_LEN) - 1) << GLB_REG_GPIO_34_IE_POS))
#define GLB_REG_GPIO_34_SMT               GLB_REG_GPIO_34_SMT
#define GLB_REG_GPIO_34_SMT_POS           (1U)
#define GLB_REG_GPIO_34_SMT_LEN           (1U)
#define GLB_REG_GPIO_34_SMT_MSK           (((1U << GLB_REG_GPIO_34_SMT_LEN) - 1) << GLB_REG_GPIO_34_SMT_POS)
#define GLB_REG_GPIO_34_SMT_UMSK          (~(((1U << GLB_REG_GPIO_34_SMT_LEN) - 1) << GLB_REG_GPIO_34_SMT_POS))
#define GLB_REG_GPIO_34_DRV               GLB_REG_GPIO_34_DRV
#define GLB_REG_GPIO_34_DRV_POS           (2U)
#define GLB_REG_GPIO_34_DRV_LEN           (2U)
#define GLB_REG_GPIO_34_DRV_MSK           (((1U << GLB_REG_GPIO_34_DRV_LEN) - 1) << GLB_REG_GPIO_34_DRV_POS)
#define GLB_REG_GPIO_34_DRV_UMSK          (~(((1U << GLB_REG_GPIO_34_DRV_LEN) - 1) << GLB_REG_GPIO_34_DRV_POS))
#define GLB_REG_GPIO_34_PU                GLB_REG_GPIO_34_PU
#define GLB_REG_GPIO_34_PU_POS            (4U)
#define GLB_REG_GPIO_34_PU_LEN            (1U)
#define GLB_REG_GPIO_34_PU_MSK            (((1U << GLB_REG_GPIO_34_PU_LEN) - 1) << GLB_REG_GPIO_34_PU_POS)
#define GLB_REG_GPIO_34_PU_UMSK           (~(((1U << GLB_REG_GPIO_34_PU_LEN) - 1) << GLB_REG_GPIO_34_PU_POS))
#define GLB_REG_GPIO_34_PD                GLB_REG_GPIO_34_PD
#define GLB_REG_GPIO_34_PD_POS            (5U)
#define GLB_REG_GPIO_34_PD_LEN            (1U)
#define GLB_REG_GPIO_34_PD_MSK            (((1U << GLB_REG_GPIO_34_PD_LEN) - 1) << GLB_REG_GPIO_34_PD_POS)
#define GLB_REG_GPIO_34_PD_UMSK           (~(((1U << GLB_REG_GPIO_34_PD_LEN) - 1) << GLB_REG_GPIO_34_PD_POS))
#define GLB_REG_GPIO_34_OE                GLB_REG_GPIO_34_OE
#define GLB_REG_GPIO_34_OE_POS            (6U)
#define GLB_REG_GPIO_34_OE_LEN            (1U)
#define GLB_REG_GPIO_34_OE_MSK            (((1U << GLB_REG_GPIO_34_OE_LEN) - 1) << GLB_REG_GPIO_34_OE_POS)
#define GLB_REG_GPIO_34_OE_UMSK           (~(((1U << GLB_REG_GPIO_34_OE_LEN) - 1) << GLB_REG_GPIO_34_OE_POS))
#define GLB_REG_GPIO_34_FUNC_SEL          GLB_REG_GPIO_34_FUNC_SEL
#define GLB_REG_GPIO_34_FUNC_SEL_POS      (8U)
#define GLB_REG_GPIO_34_FUNC_SEL_LEN      (5U)
#define GLB_REG_GPIO_34_FUNC_SEL_MSK      (((1U << GLB_REG_GPIO_34_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_34_FUNC_SEL_POS)
#define GLB_REG_GPIO_34_FUNC_SEL_UMSK     (~(((1U << GLB_REG_GPIO_34_FUNC_SEL_LEN) - 1) << GLB_REG_GPIO_34_FUNC_SEL_POS))
#define GLB_REG_GPIO_34_INT_MODE_SET      GLB_REG_GPIO_34_INT_MODE_SET
#define GLB_REG_GPIO_34_INT_MODE_SET_POS  (16U)
#define GLB_REG_GPIO_34_INT_MODE_SET_LEN  (4U)
#define GLB_REG_GPIO_34_INT_MODE_SET_MSK  (((1U << GLB_REG_GPIO_34_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_34_INT_MODE_SET_POS)
#define GLB_REG_GPIO_34_INT_MODE_SET_UMSK (~(((1U << GLB_REG_GPIO_34_INT_MODE_SET_LEN) - 1) << GLB_REG_GPIO_34_INT_MODE_SET_POS))
#define GLB_REG_GPIO_34_INT_CLR           GLB_REG_GPIO_34_INT_CLR
#define GLB_REG_GPIO_34_INT_CLR_POS       (20U)
#define GLB_REG_GPIO_34_INT_CLR_LEN       (1U)
#define GLB_REG_GPIO_34_INT_CLR_MSK       (((1U << GLB_REG_GPIO_34_INT_CLR_LEN) - 1) << GLB_REG_GPIO_34_INT_CLR_POS)
#define GLB_REG_GPIO_34_INT_CLR_UMSK      (~(((1U << GLB_REG_GPIO_34_INT_CLR_LEN) - 1) << GLB_REG_GPIO_34_INT_CLR_POS))
#define GLB_GPIO_34_INT_STAT              GLB_GPIO_34_INT_STAT
#define GLB_GPIO_34_INT_STAT_POS          (21U)
#define GLB_GPIO_34_INT_STAT_LEN          (1U)
#define GLB_GPIO_34_INT_STAT_MSK          (((1U << GLB_GPIO_34_INT_STAT_LEN) - 1) << GLB_GPIO_34_INT_STAT_POS)
#define GLB_GPIO_34_INT_STAT_UMSK         (~(((1U << GLB_GPIO_34_INT_STAT_LEN) - 1) << GLB_GPIO_34_INT_STAT_POS))
#define GLB_REG_GPIO_34_INT_MASK          GLB_REG_GPIO_34_INT_MASK
#define GLB_REG_GPIO_34_INT_MASK_POS      (22U)
#define GLB_REG_GPIO_34_INT_MASK_LEN      (1U)
#define GLB_REG_GPIO_34_INT_MASK_MSK      (((1U << GLB_REG_GPIO_34_INT_MASK_LEN) - 1) << GLB_REG_GPIO_34_INT_MASK_POS)
#define GLB_REG_GPIO_34_INT_MASK_UMSK     (~(((1U << GLB_REG_GPIO_34_INT_MASK_LEN) - 1) << GLB_REG_GPIO_34_INT_MASK_POS))
#define GLB_REG_GPIO_34_O                 GLB_REG_GPIO_34_O
#define GLB_REG_GPIO_34_O_POS             (24U)
#define GLB_REG_GPIO_34_O_LEN             (1U)
#define GLB_REG_GPIO_34_O_MSK             (((1U << GLB_REG_GPIO_34_O_LEN) - 1) << GLB_REG_GPIO_34_O_POS)
#define GLB_REG_GPIO_34_O_UMSK            (~(((1U << GLB_REG_GPIO_34_O_LEN) - 1) << GLB_REG_GPIO_34_O_POS))
#define GLB_REG_GPIO_34_SET               GLB_REG_GPIO_34_SET
#define GLB_REG_GPIO_34_SET_POS           (25U)
#define GLB_REG_GPIO_34_SET_LEN           (1U)
#define GLB_REG_GPIO_34_SET_MSK           (((1U << GLB_REG_GPIO_34_SET_LEN) - 1) << GLB_REG_GPIO_34_SET_POS)
#define GLB_REG_GPIO_34_SET_UMSK          (~(((1U << GLB_REG_GPIO_34_SET_LEN) - 1) << GLB_REG_GPIO_34_SET_POS))
#define GLB_REG_GPIO_34_CLR               GLB_REG_GPIO_34_CLR
#define GLB_REG_GPIO_34_CLR_POS           (26U)
#define GLB_REG_GPIO_34_CLR_LEN           (1U)
#define GLB_REG_GPIO_34_CLR_MSK           (((1U << GLB_REG_GPIO_34_CLR_LEN) - 1) << GLB_REG_GPIO_34_CLR_POS)
#define GLB_REG_GPIO_34_CLR_UMSK          (~(((1U << GLB_REG_GPIO_34_CLR_LEN) - 1) << GLB_REG_GPIO_34_CLR_POS))
#define GLB_REG_GPIO_34_I                 GLB_REG_GPIO_34_I
#define GLB_REG_GPIO_34_I_POS             (28U)
#define GLB_REG_GPIO_34_I_LEN             (1U)
#define GLB_REG_GPIO_34_I_MSK             (((1U << GLB_REG_GPIO_34_I_LEN) - 1) << GLB_REG_GPIO_34_I_POS)
#define GLB_REG_GPIO_34_I_UMSK            (~(((1U << GLB_REG_GPIO_34_I_LEN) - 1) << GLB_REG_GPIO_34_I_POS))
#define GLB_REG_GPIO_34_MODE              GLB_REG_GPIO_34_MODE
#define GLB_REG_GPIO_34_MODE_POS          (30U)
#define GLB_REG_GPIO_34_MODE_LEN          (2U)
#define GLB_REG_GPIO_34_MODE_MSK          (((1U << GLB_REG_GPIO_34_MODE_LEN) - 1) << GLB_REG_GPIO_34_MODE_POS)
#define GLB_REG_GPIO_34_MODE_UMSK         (~(((1U << GLB_REG_GPIO_34_MODE_LEN) - 1) << GLB_REG_GPIO_34_MODE_POS))

/* 0x950 : gpio_cfg35 */
#define GLB_GPIO_CFG35_OFFSET    (0x950)
#define GLB_REG_GPIO_35_IE       GLB_REG_GPIO_35_IE
#define GLB_REG_GPIO_35_IE_POS   (0U)
#define GLB_REG_GPIO_35_IE_LEN   (1U)
#define GLB_REG_GPIO_35_IE_MSK   (((1U << GLB_REG_GPIO_35_IE_LEN) - 1) << GLB_REG_GPIO_35_IE_POS)
#define GLB_REG_GPIO_35_IE_UMSK  (~(((1U << GLB_REG_GPIO_35_IE_LEN) - 1) << GLB_REG_GPIO_35_IE_POS))
#define GLB_REG_GPIO_35_SMT      GLB_REG_GPIO_35_SMT
#define GLB_REG_GPIO_35_SMT_POS  (1U)
#define GLB_REG_GPIO_35_SMT_LEN  (1U)
#define GLB_REG_GPIO_35_SMT_MSK  (((1U << GLB_REG_GPIO_35_SMT_LEN) - 1) << GLB_REG_GPIO_35_SMT_POS)
#define GLB_REG_GPIO_35_SMT_UMSK (~(((1U << GLB_REG_GPIO_35_SMT_LEN) - 1) << GLB_REG_GPIO_35_SMT_POS))
#define GLB_REG_GPIO_35_DRV      GLB_REG_GPIO_35_DRV
#define GLB_REG_GPIO_35_DRV_POS  (2U)
#define GLB_REG_GPIO_35_DRV_LEN  (2U)
#define GLB_REG_GPIO_35_DRV_MSK  (((1U << GLB_REG_GPIO_35_DRV_LEN) - 1) << GLB_REG_GPIO_35_DRV_POS)
#define GLB_REG_GPIO_35_DRV_UMSK (~(((1U << GLB_REG_GPIO_35_DRV_LEN) - 1) << GLB_REG_GPIO_35_DRV_POS))
#define GLB_REG_GPIO_35_PU       GLB_REG_GPIO_35_PU
#define GLB_REG_GPIO_35_PU_POS   (4U)
#define GLB_REG_GPIO_35_PU_LEN   (1U)
#define GLB_REG_GPIO_35_PU_MSK   (((1U << GLB_REG_GPIO_35_PU_LEN) - 1) << GLB_REG_GPIO_35_PU_POS)
#define GLB_REG_GPIO_35_PU_UMSK  (~(((1U << GLB_REG_GPIO_35_PU_LEN) - 1) << GLB_REG_GPIO_35_PU_POS))
#define GLB_REG_GPIO_35_PD       GLB_REG_GPIO_35_PD
#define GLB_REG_GPIO_35_PD_POS   (5U)
#define GLB_REG_GPIO_35_PD_LEN   (1U)
#define GLB_REG_GPIO_35_PD_MSK   (((1U << GLB_REG_GPIO_35_PD_LEN) - 1) << GLB_REG_GPIO_35_PD_POS)
#define GLB_REG_GPIO_35_PD_UMSK  (~(((1U << GLB_REG_GPIO_35_PD_LEN) - 1) << GLB_REG_GPIO_35_PD_POS))

/* 0x954 : gpio_cfg36 */
#define GLB_GPIO_CFG36_OFFSET    (0x954)
#define GLB_REG_GPIO_36_IE       GLB_REG_GPIO_36_IE
#define GLB_REG_GPIO_36_IE_POS   (0U)
#define GLB_REG_GPIO_36_IE_LEN   (1U)
#define GLB_REG_GPIO_36_IE_MSK   (((1U << GLB_REG_GPIO_36_IE_LEN) - 1) << GLB_REG_GPIO_36_IE_POS)
#define GLB_REG_GPIO_36_IE_UMSK  (~(((1U << GLB_REG_GPIO_36_IE_LEN) - 1) << GLB_REG_GPIO_36_IE_POS))
#define GLB_REG_GPIO_36_SMT      GLB_REG_GPIO_36_SMT
#define GLB_REG_GPIO_36_SMT_POS  (1U)
#define GLB_REG_GPIO_36_SMT_LEN  (1U)
#define GLB_REG_GPIO_36_SMT_MSK  (((1U << GLB_REG_GPIO_36_SMT_LEN) - 1) << GLB_REG_GPIO_36_SMT_POS)
#define GLB_REG_GPIO_36_SMT_UMSK (~(((1U << GLB_REG_GPIO_36_SMT_LEN) - 1) << GLB_REG_GPIO_36_SMT_POS))
#define GLB_REG_GPIO_36_DRV      GLB_REG_GPIO_36_DRV
#define GLB_REG_GPIO_36_DRV_POS  (2U)
#define GLB_REG_GPIO_36_DRV_LEN  (2U)
#define GLB_REG_GPIO_36_DRV_MSK  (((1U << GLB_REG_GPIO_36_DRV_LEN) - 1) << GLB_REG_GPIO_36_DRV_POS)
#define GLB_REG_GPIO_36_DRV_UMSK (~(((1U << GLB_REG_GPIO_36_DRV_LEN) - 1) << GLB_REG_GPIO_36_DRV_POS))
#define GLB_REG_GPIO_36_PU       GLB_REG_GPIO_36_PU
#define GLB_REG_GPIO_36_PU_POS   (4U)
#define GLB_REG_GPIO_36_PU_LEN   (1U)
#define GLB_REG_GPIO_36_PU_MSK   (((1U << GLB_REG_GPIO_36_PU_LEN) - 1) << GLB_REG_GPIO_36_PU_POS)
#define GLB_REG_GPIO_36_PU_UMSK  (~(((1U << GLB_REG_GPIO_36_PU_LEN) - 1) << GLB_REG_GPIO_36_PU_POS))
#define GLB_REG_GPIO_36_PD       GLB_REG_GPIO_36_PD
#define GLB_REG_GPIO_36_PD_POS   (5U)
#define GLB_REG_GPIO_36_PD_LEN   (1U)
#define GLB_REG_GPIO_36_PD_MSK   (((1U << GLB_REG_GPIO_36_PD_LEN) - 1) << GLB_REG_GPIO_36_PD_POS)
#define GLB_REG_GPIO_36_PD_UMSK  (~(((1U << GLB_REG_GPIO_36_PD_LEN) - 1) << GLB_REG_GPIO_36_PD_POS))

/* 0x958 : gpio_cfg37 */
#define GLB_GPIO_CFG37_OFFSET    (0x958)
#define GLB_REG_GPIO_37_IE       GLB_REG_GPIO_37_IE
#define GLB_REG_GPIO_37_IE_POS   (0U)
#define GLB_REG_GPIO_37_IE_LEN   (1U)
#define GLB_REG_GPIO_37_IE_MSK   (((1U << GLB_REG_GPIO_37_IE_LEN) - 1) << GLB_REG_GPIO_37_IE_POS)
#define GLB_REG_GPIO_37_IE_UMSK  (~(((1U << GLB_REG_GPIO_37_IE_LEN) - 1) << GLB_REG_GPIO_37_IE_POS))
#define GLB_REG_GPIO_37_SMT      GLB_REG_GPIO_37_SMT
#define GLB_REG_GPIO_37_SMT_POS  (1U)
#define GLB_REG_GPIO_37_SMT_LEN  (1U)
#define GLB_REG_GPIO_37_SMT_MSK  (((1U << GLB_REG_GPIO_37_SMT_LEN) - 1) << GLB_REG_GPIO_37_SMT_POS)
#define GLB_REG_GPIO_37_SMT_UMSK (~(((1U << GLB_REG_GPIO_37_SMT_LEN) - 1) << GLB_REG_GPIO_37_SMT_POS))
#define GLB_REG_GPIO_37_DRV      GLB_REG_GPIO_37_DRV
#define GLB_REG_GPIO_37_DRV_POS  (2U)
#define GLB_REG_GPIO_37_DRV_LEN  (2U)
#define GLB_REG_GPIO_37_DRV_MSK  (((1U << GLB_REG_GPIO_37_DRV_LEN) - 1) << GLB_REG_GPIO_37_DRV_POS)
#define GLB_REG_GPIO_37_DRV_UMSK (~(((1U << GLB_REG_GPIO_37_DRV_LEN) - 1) << GLB_REG_GPIO_37_DRV_POS))
#define GLB_REG_GPIO_37_PU       GLB_REG_GPIO_37_PU
#define GLB_REG_GPIO_37_PU_POS   (4U)
#define GLB_REG_GPIO_37_PU_LEN   (1U)
#define GLB_REG_GPIO_37_PU_MSK   (((1U << GLB_REG_GPIO_37_PU_LEN) - 1) << GLB_REG_GPIO_37_PU_POS)
#define GLB_REG_GPIO_37_PU_UMSK  (~(((1U << GLB_REG_GPIO_37_PU_LEN) - 1) << GLB_REG_GPIO_37_PU_POS))
#define GLB_REG_GPIO_37_PD       GLB_REG_GPIO_37_PD
#define GLB_REG_GPIO_37_PD_POS   (5U)
#define GLB_REG_GPIO_37_PD_LEN   (1U)
#define GLB_REG_GPIO_37_PD_MSK   (((1U << GLB_REG_GPIO_37_PD_LEN) - 1) << GLB_REG_GPIO_37_PD_POS)
#define GLB_REG_GPIO_37_PD_UMSK  (~(((1U << GLB_REG_GPIO_37_PD_LEN) - 1) << GLB_REG_GPIO_37_PD_POS))

/* 0x95C : gpio_cfg38 */
#define GLB_GPIO_CFG38_OFFSET    (0x95C)
#define GLB_REG_GPIO_38_IE       GLB_REG_GPIO_38_IE
#define GLB_REG_GPIO_38_IE_POS   (0U)
#define GLB_REG_GPIO_38_IE_LEN   (1U)
#define GLB_REG_GPIO_38_IE_MSK   (((1U << GLB_REG_GPIO_38_IE_LEN) - 1) << GLB_REG_GPIO_38_IE_POS)
#define GLB_REG_GPIO_38_IE_UMSK  (~(((1U << GLB_REG_GPIO_38_IE_LEN) - 1) << GLB_REG_GPIO_38_IE_POS))
#define GLB_REG_GPIO_38_SMT      GLB_REG_GPIO_38_SMT
#define GLB_REG_GPIO_38_SMT_POS  (1U)
#define GLB_REG_GPIO_38_SMT_LEN  (1U)
#define GLB_REG_GPIO_38_SMT_MSK  (((1U << GLB_REG_GPIO_38_SMT_LEN) - 1) << GLB_REG_GPIO_38_SMT_POS)
#define GLB_REG_GPIO_38_SMT_UMSK (~(((1U << GLB_REG_GPIO_38_SMT_LEN) - 1) << GLB_REG_GPIO_38_SMT_POS))
#define GLB_REG_GPIO_38_DRV      GLB_REG_GPIO_38_DRV
#define GLB_REG_GPIO_38_DRV_POS  (2U)
#define GLB_REG_GPIO_38_DRV_LEN  (2U)
#define GLB_REG_GPIO_38_DRV_MSK  (((1U << GLB_REG_GPIO_38_DRV_LEN) - 1) << GLB_REG_GPIO_38_DRV_POS)
#define GLB_REG_GPIO_38_DRV_UMSK (~(((1U << GLB_REG_GPIO_38_DRV_LEN) - 1) << GLB_REG_GPIO_38_DRV_POS))
#define GLB_REG_GPIO_38_PU       GLB_REG_GPIO_38_PU
#define GLB_REG_GPIO_38_PU_POS   (4U)
#define GLB_REG_GPIO_38_PU_LEN   (1U)
#define GLB_REG_GPIO_38_PU_MSK   (((1U << GLB_REG_GPIO_38_PU_LEN) - 1) << GLB_REG_GPIO_38_PU_POS)
#define GLB_REG_GPIO_38_PU_UMSK  (~(((1U << GLB_REG_GPIO_38_PU_LEN) - 1) << GLB_REG_GPIO_38_PU_POS))
#define GLB_REG_GPIO_38_PD       GLB_REG_GPIO_38_PD
#define GLB_REG_GPIO_38_PD_POS   (5U)
#define GLB_REG_GPIO_38_PD_LEN   (1U)
#define GLB_REG_GPIO_38_PD_MSK   (((1U << GLB_REG_GPIO_38_PD_LEN) - 1) << GLB_REG_GPIO_38_PD_POS)
#define GLB_REG_GPIO_38_PD_UMSK  (~(((1U << GLB_REG_GPIO_38_PD_LEN) - 1) << GLB_REG_GPIO_38_PD_POS))

/* 0x960 : gpio_cfg39 */
#define GLB_GPIO_CFG39_OFFSET    (0x960)
#define GLB_REG_GPIO_39_IE       GLB_REG_GPIO_39_IE
#define GLB_REG_GPIO_39_IE_POS   (0U)
#define GLB_REG_GPIO_39_IE_LEN   (1U)
#define GLB_REG_GPIO_39_IE_MSK   (((1U << GLB_REG_GPIO_39_IE_LEN) - 1) << GLB_REG_GPIO_39_IE_POS)
#define GLB_REG_GPIO_39_IE_UMSK  (~(((1U << GLB_REG_GPIO_39_IE_LEN) - 1) << GLB_REG_GPIO_39_IE_POS))
#define GLB_REG_GPIO_39_SMT      GLB_REG_GPIO_39_SMT
#define GLB_REG_GPIO_39_SMT_POS  (1U)
#define GLB_REG_GPIO_39_SMT_LEN  (1U)
#define GLB_REG_GPIO_39_SMT_MSK  (((1U << GLB_REG_GPIO_39_SMT_LEN) - 1) << GLB_REG_GPIO_39_SMT_POS)
#define GLB_REG_GPIO_39_SMT_UMSK (~(((1U << GLB_REG_GPIO_39_SMT_LEN) - 1) << GLB_REG_GPIO_39_SMT_POS))
#define GLB_REG_GPIO_39_DRV      GLB_REG_GPIO_39_DRV
#define GLB_REG_GPIO_39_DRV_POS  (2U)
#define GLB_REG_GPIO_39_DRV_LEN  (2U)
#define GLB_REG_GPIO_39_DRV_MSK  (((1U << GLB_REG_GPIO_39_DRV_LEN) - 1) << GLB_REG_GPIO_39_DRV_POS)
#define GLB_REG_GPIO_39_DRV_UMSK (~(((1U << GLB_REG_GPIO_39_DRV_LEN) - 1) << GLB_REG_GPIO_39_DRV_POS))
#define GLB_REG_GPIO_39_PU       GLB_REG_GPIO_39_PU
#define GLB_REG_GPIO_39_PU_POS   (4U)
#define GLB_REG_GPIO_39_PU_LEN   (1U)
#define GLB_REG_GPIO_39_PU_MSK   (((1U << GLB_REG_GPIO_39_PU_LEN) - 1) << GLB_REG_GPIO_39_PU_POS)
#define GLB_REG_GPIO_39_PU_UMSK  (~(((1U << GLB_REG_GPIO_39_PU_LEN) - 1) << GLB_REG_GPIO_39_PU_POS))
#define GLB_REG_GPIO_39_PD       GLB_REG_GPIO_39_PD
#define GLB_REG_GPIO_39_PD_POS   (5U)
#define GLB_REG_GPIO_39_PD_LEN   (1U)
#define GLB_REG_GPIO_39_PD_MSK   (((1U << GLB_REG_GPIO_39_PD_LEN) - 1) << GLB_REG_GPIO_39_PD_POS)
#define GLB_REG_GPIO_39_PD_UMSK  (~(((1U << GLB_REG_GPIO_39_PD_LEN) - 1) << GLB_REG_GPIO_39_PD_POS))

/* 0x964 : gpio_cfg40 */
#define GLB_GPIO_CFG40_OFFSET    (0x964)
#define GLB_REG_GPIO_40_IE       GLB_REG_GPIO_40_IE
#define GLB_REG_GPIO_40_IE_POS   (0U)
#define GLB_REG_GPIO_40_IE_LEN   (1U)
#define GLB_REG_GPIO_40_IE_MSK   (((1U << GLB_REG_GPIO_40_IE_LEN) - 1) << GLB_REG_GPIO_40_IE_POS)
#define GLB_REG_GPIO_40_IE_UMSK  (~(((1U << GLB_REG_GPIO_40_IE_LEN) - 1) << GLB_REG_GPIO_40_IE_POS))
#define GLB_REG_GPIO_40_SMT      GLB_REG_GPIO_40_SMT
#define GLB_REG_GPIO_40_SMT_POS  (1U)
#define GLB_REG_GPIO_40_SMT_LEN  (1U)
#define GLB_REG_GPIO_40_SMT_MSK  (((1U << GLB_REG_GPIO_40_SMT_LEN) - 1) << GLB_REG_GPIO_40_SMT_POS)
#define GLB_REG_GPIO_40_SMT_UMSK (~(((1U << GLB_REG_GPIO_40_SMT_LEN) - 1) << GLB_REG_GPIO_40_SMT_POS))
#define GLB_REG_GPIO_40_DRV      GLB_REG_GPIO_40_DRV
#define GLB_REG_GPIO_40_DRV_POS  (2U)
#define GLB_REG_GPIO_40_DRV_LEN  (2U)
#define GLB_REG_GPIO_40_DRV_MSK  (((1U << GLB_REG_GPIO_40_DRV_LEN) - 1) << GLB_REG_GPIO_40_DRV_POS)
#define GLB_REG_GPIO_40_DRV_UMSK (~(((1U << GLB_REG_GPIO_40_DRV_LEN) - 1) << GLB_REG_GPIO_40_DRV_POS))
#define GLB_REG_GPIO_40_PU       GLB_REG_GPIO_40_PU
#define GLB_REG_GPIO_40_PU_POS   (4U)
#define GLB_REG_GPIO_40_PU_LEN   (1U)
#define GLB_REG_GPIO_40_PU_MSK   (((1U << GLB_REG_GPIO_40_PU_LEN) - 1) << GLB_REG_GPIO_40_PU_POS)
#define GLB_REG_GPIO_40_PU_UMSK  (~(((1U << GLB_REG_GPIO_40_PU_LEN) - 1) << GLB_REG_GPIO_40_PU_POS))
#define GLB_REG_GPIO_40_PD       GLB_REG_GPIO_40_PD
#define GLB_REG_GPIO_40_PD_POS   (5U)
#define GLB_REG_GPIO_40_PD_LEN   (1U)
#define GLB_REG_GPIO_40_PD_MSK   (((1U << GLB_REG_GPIO_40_PD_LEN) - 1) << GLB_REG_GPIO_40_PD_POS)
#define GLB_REG_GPIO_40_PD_UMSK  (~(((1U << GLB_REG_GPIO_40_PD_LEN) - 1) << GLB_REG_GPIO_40_PD_POS))

/* 0x968 : gpio_cfg41 */
#define GLB_GPIO_CFG41_OFFSET    (0x968)
#define GLB_REG_GPIO_41_IE       GLB_REG_GPIO_41_IE
#define GLB_REG_GPIO_41_IE_POS   (0U)
#define GLB_REG_GPIO_41_IE_LEN   (1U)
#define GLB_REG_GPIO_41_IE_MSK   (((1U << GLB_REG_GPIO_41_IE_LEN) - 1) << GLB_REG_GPIO_41_IE_POS)
#define GLB_REG_GPIO_41_IE_UMSK  (~(((1U << GLB_REG_GPIO_41_IE_LEN) - 1) << GLB_REG_GPIO_41_IE_POS))
#define GLB_REG_GPIO_41_SMT      GLB_REG_GPIO_41_SMT
#define GLB_REG_GPIO_41_SMT_POS  (1U)
#define GLB_REG_GPIO_41_SMT_LEN  (1U)
#define GLB_REG_GPIO_41_SMT_MSK  (((1U << GLB_REG_GPIO_41_SMT_LEN) - 1) << GLB_REG_GPIO_41_SMT_POS)
#define GLB_REG_GPIO_41_SMT_UMSK (~(((1U << GLB_REG_GPIO_41_SMT_LEN) - 1) << GLB_REG_GPIO_41_SMT_POS))
#define GLB_REG_GPIO_41_DRV      GLB_REG_GPIO_41_DRV
#define GLB_REG_GPIO_41_DRV_POS  (2U)
#define GLB_REG_GPIO_41_DRV_LEN  (2U)
#define GLB_REG_GPIO_41_DRV_MSK  (((1U << GLB_REG_GPIO_41_DRV_LEN) - 1) << GLB_REG_GPIO_41_DRV_POS)
#define GLB_REG_GPIO_41_DRV_UMSK (~(((1U << GLB_REG_GPIO_41_DRV_LEN) - 1) << GLB_REG_GPIO_41_DRV_POS))
#define GLB_REG_GPIO_41_PU       GLB_REG_GPIO_41_PU
#define GLB_REG_GPIO_41_PU_POS   (4U)
#define GLB_REG_GPIO_41_PU_LEN   (1U)
#define GLB_REG_GPIO_41_PU_MSK   (((1U << GLB_REG_GPIO_41_PU_LEN) - 1) << GLB_REG_GPIO_41_PU_POS)
#define GLB_REG_GPIO_41_PU_UMSK  (~(((1U << GLB_REG_GPIO_41_PU_LEN) - 1) << GLB_REG_GPIO_41_PU_POS))
#define GLB_REG_GPIO_41_PD       GLB_REG_GPIO_41_PD
#define GLB_REG_GPIO_41_PD_POS   (5U)
#define GLB_REG_GPIO_41_PD_LEN   (1U)
#define GLB_REG_GPIO_41_PD_MSK   (((1U << GLB_REG_GPIO_41_PD_LEN) - 1) << GLB_REG_GPIO_41_PD_POS)
#define GLB_REG_GPIO_41_PD_UMSK  (~(((1U << GLB_REG_GPIO_41_PD_LEN) - 1) << GLB_REG_GPIO_41_PD_POS))

/* 0x96C : gpio_cfg42 */
#define GLB_GPIO_CFG42_OFFSET    (0x96C)
#define GLB_REG_GPIO_42_IE       GLB_REG_GPIO_42_IE
#define GLB_REG_GPIO_42_IE_POS   (0U)
#define GLB_REG_GPIO_42_IE_LEN   (1U)
#define GLB_REG_GPIO_42_IE_MSK   (((1U << GLB_REG_GPIO_42_IE_LEN) - 1) << GLB_REG_GPIO_42_IE_POS)
#define GLB_REG_GPIO_42_IE_UMSK  (~(((1U << GLB_REG_GPIO_42_IE_LEN) - 1) << GLB_REG_GPIO_42_IE_POS))
#define GLB_REG_GPIO_42_SMT      GLB_REG_GPIO_42_SMT
#define GLB_REG_GPIO_42_SMT_POS  (1U)
#define GLB_REG_GPIO_42_SMT_LEN  (1U)
#define GLB_REG_GPIO_42_SMT_MSK  (((1U << GLB_REG_GPIO_42_SMT_LEN) - 1) << GLB_REG_GPIO_42_SMT_POS)
#define GLB_REG_GPIO_42_SMT_UMSK (~(((1U << GLB_REG_GPIO_42_SMT_LEN) - 1) << GLB_REG_GPIO_42_SMT_POS))
#define GLB_REG_GPIO_42_DRV      GLB_REG_GPIO_42_DRV
#define GLB_REG_GPIO_42_DRV_POS  (2U)
#define GLB_REG_GPIO_42_DRV_LEN  (2U)
#define GLB_REG_GPIO_42_DRV_MSK  (((1U << GLB_REG_GPIO_42_DRV_LEN) - 1) << GLB_REG_GPIO_42_DRV_POS)
#define GLB_REG_GPIO_42_DRV_UMSK (~(((1U << GLB_REG_GPIO_42_DRV_LEN) - 1) << GLB_REG_GPIO_42_DRV_POS))
#define GLB_REG_GPIO_42_PU       GLB_REG_GPIO_42_PU
#define GLB_REG_GPIO_42_PU_POS   (4U)
#define GLB_REG_GPIO_42_PU_LEN   (1U)
#define GLB_REG_GPIO_42_PU_MSK   (((1U << GLB_REG_GPIO_42_PU_LEN) - 1) << GLB_REG_GPIO_42_PU_POS)
#define GLB_REG_GPIO_42_PU_UMSK  (~(((1U << GLB_REG_GPIO_42_PU_LEN) - 1) << GLB_REG_GPIO_42_PU_POS))
#define GLB_REG_GPIO_42_PD       GLB_REG_GPIO_42_PD
#define GLB_REG_GPIO_42_PD_POS   (5U)
#define GLB_REG_GPIO_42_PD_LEN   (1U)
#define GLB_REG_GPIO_42_PD_MSK   (((1U << GLB_REG_GPIO_42_PD_LEN) - 1) << GLB_REG_GPIO_42_PD_POS)
#define GLB_REG_GPIO_42_PD_UMSK  (~(((1U << GLB_REG_GPIO_42_PD_LEN) - 1) << GLB_REG_GPIO_42_PD_POS))

/* 0x970 : gpio_cfg43 */
#define GLB_GPIO_CFG43_OFFSET    (0x970)
#define GLB_REG_GPIO_43_IE       GLB_REG_GPIO_43_IE
#define GLB_REG_GPIO_43_IE_POS   (0U)
#define GLB_REG_GPIO_43_IE_LEN   (1U)
#define GLB_REG_GPIO_43_IE_MSK   (((1U << GLB_REG_GPIO_43_IE_LEN) - 1) << GLB_REG_GPIO_43_IE_POS)
#define GLB_REG_GPIO_43_IE_UMSK  (~(((1U << GLB_REG_GPIO_43_IE_LEN) - 1) << GLB_REG_GPIO_43_IE_POS))
#define GLB_REG_GPIO_43_SMT      GLB_REG_GPIO_43_SMT
#define GLB_REG_GPIO_43_SMT_POS  (1U)
#define GLB_REG_GPIO_43_SMT_LEN  (1U)
#define GLB_REG_GPIO_43_SMT_MSK  (((1U << GLB_REG_GPIO_43_SMT_LEN) - 1) << GLB_REG_GPIO_43_SMT_POS)
#define GLB_REG_GPIO_43_SMT_UMSK (~(((1U << GLB_REG_GPIO_43_SMT_LEN) - 1) << GLB_REG_GPIO_43_SMT_POS))
#define GLB_REG_GPIO_43_DRV      GLB_REG_GPIO_43_DRV
#define GLB_REG_GPIO_43_DRV_POS  (2U)
#define GLB_REG_GPIO_43_DRV_LEN  (2U)
#define GLB_REG_GPIO_43_DRV_MSK  (((1U << GLB_REG_GPIO_43_DRV_LEN) - 1) << GLB_REG_GPIO_43_DRV_POS)
#define GLB_REG_GPIO_43_DRV_UMSK (~(((1U << GLB_REG_GPIO_43_DRV_LEN) - 1) << GLB_REG_GPIO_43_DRV_POS))
#define GLB_REG_GPIO_43_PU       GLB_REG_GPIO_43_PU
#define GLB_REG_GPIO_43_PU_POS   (4U)
#define GLB_REG_GPIO_43_PU_LEN   (1U)
#define GLB_REG_GPIO_43_PU_MSK   (((1U << GLB_REG_GPIO_43_PU_LEN) - 1) << GLB_REG_GPIO_43_PU_POS)
#define GLB_REG_GPIO_43_PU_UMSK  (~(((1U << GLB_REG_GPIO_43_PU_LEN) - 1) << GLB_REG_GPIO_43_PU_POS))
#define GLB_REG_GPIO_43_PD       GLB_REG_GPIO_43_PD
#define GLB_REG_GPIO_43_PD_POS   (5U)
#define GLB_REG_GPIO_43_PD_LEN   (1U)
#define GLB_REG_GPIO_43_PD_MSK   (((1U << GLB_REG_GPIO_43_PD_LEN) - 1) << GLB_REG_GPIO_43_PD_POS)
#define GLB_REG_GPIO_43_PD_UMSK  (~(((1U << GLB_REG_GPIO_43_PD_LEN) - 1) << GLB_REG_GPIO_43_PD_POS))

/* 0x974 : gpio_cfg44 */
#define GLB_GPIO_CFG44_OFFSET    (0x974)
#define GLB_REG_GPIO_44_IE       GLB_REG_GPIO_44_IE
#define GLB_REG_GPIO_44_IE_POS   (0U)
#define GLB_REG_GPIO_44_IE_LEN   (1U)
#define GLB_REG_GPIO_44_IE_MSK   (((1U << GLB_REG_GPIO_44_IE_LEN) - 1) << GLB_REG_GPIO_44_IE_POS)
#define GLB_REG_GPIO_44_IE_UMSK  (~(((1U << GLB_REG_GPIO_44_IE_LEN) - 1) << GLB_REG_GPIO_44_IE_POS))
#define GLB_REG_GPIO_44_SMT      GLB_REG_GPIO_44_SMT
#define GLB_REG_GPIO_44_SMT_POS  (1U)
#define GLB_REG_GPIO_44_SMT_LEN  (1U)
#define GLB_REG_GPIO_44_SMT_MSK  (((1U << GLB_REG_GPIO_44_SMT_LEN) - 1) << GLB_REG_GPIO_44_SMT_POS)
#define GLB_REG_GPIO_44_SMT_UMSK (~(((1U << GLB_REG_GPIO_44_SMT_LEN) - 1) << GLB_REG_GPIO_44_SMT_POS))
#define GLB_REG_GPIO_44_DRV      GLB_REG_GPIO_44_DRV
#define GLB_REG_GPIO_44_DRV_POS  (2U)
#define GLB_REG_GPIO_44_DRV_LEN  (2U)
#define GLB_REG_GPIO_44_DRV_MSK  (((1U << GLB_REG_GPIO_44_DRV_LEN) - 1) << GLB_REG_GPIO_44_DRV_POS)
#define GLB_REG_GPIO_44_DRV_UMSK (~(((1U << GLB_REG_GPIO_44_DRV_LEN) - 1) << GLB_REG_GPIO_44_DRV_POS))
#define GLB_REG_GPIO_44_PU       GLB_REG_GPIO_44_PU
#define GLB_REG_GPIO_44_PU_POS   (4U)
#define GLB_REG_GPIO_44_PU_LEN   (1U)
#define GLB_REG_GPIO_44_PU_MSK   (((1U << GLB_REG_GPIO_44_PU_LEN) - 1) << GLB_REG_GPIO_44_PU_POS)
#define GLB_REG_GPIO_44_PU_UMSK  (~(((1U << GLB_REG_GPIO_44_PU_LEN) - 1) << GLB_REG_GPIO_44_PU_POS))
#define GLB_REG_GPIO_44_PD       GLB_REG_GPIO_44_PD
#define GLB_REG_GPIO_44_PD_POS   (5U)
#define GLB_REG_GPIO_44_PD_LEN   (1U)
#define GLB_REG_GPIO_44_PD_MSK   (((1U << GLB_REG_GPIO_44_PD_LEN) - 1) << GLB_REG_GPIO_44_PD_POS)
#define GLB_REG_GPIO_44_PD_UMSK  (~(((1U << GLB_REG_GPIO_44_PD_LEN) - 1) << GLB_REG_GPIO_44_PD_POS))

/* 0x978 : gpio_cfg45 */
#define GLB_GPIO_CFG45_OFFSET    (0x978)
#define GLB_REG_GPIO_45_IE       GLB_REG_GPIO_45_IE
#define GLB_REG_GPIO_45_IE_POS   (0U)
#define GLB_REG_GPIO_45_IE_LEN   (1U)
#define GLB_REG_GPIO_45_IE_MSK   (((1U << GLB_REG_GPIO_45_IE_LEN) - 1) << GLB_REG_GPIO_45_IE_POS)
#define GLB_REG_GPIO_45_IE_UMSK  (~(((1U << GLB_REG_GPIO_45_IE_LEN) - 1) << GLB_REG_GPIO_45_IE_POS))
#define GLB_REG_GPIO_45_SMT      GLB_REG_GPIO_45_SMT
#define GLB_REG_GPIO_45_SMT_POS  (1U)
#define GLB_REG_GPIO_45_SMT_LEN  (1U)
#define GLB_REG_GPIO_45_SMT_MSK  (((1U << GLB_REG_GPIO_45_SMT_LEN) - 1) << GLB_REG_GPIO_45_SMT_POS)
#define GLB_REG_GPIO_45_SMT_UMSK (~(((1U << GLB_REG_GPIO_45_SMT_LEN) - 1) << GLB_REG_GPIO_45_SMT_POS))
#define GLB_REG_GPIO_45_DRV      GLB_REG_GPIO_45_DRV
#define GLB_REG_GPIO_45_DRV_POS  (2U)
#define GLB_REG_GPIO_45_DRV_LEN  (2U)
#define GLB_REG_GPIO_45_DRV_MSK  (((1U << GLB_REG_GPIO_45_DRV_LEN) - 1) << GLB_REG_GPIO_45_DRV_POS)
#define GLB_REG_GPIO_45_DRV_UMSK (~(((1U << GLB_REG_GPIO_45_DRV_LEN) - 1) << GLB_REG_GPIO_45_DRV_POS))
#define GLB_REG_GPIO_45_PU       GLB_REG_GPIO_45_PU
#define GLB_REG_GPIO_45_PU_POS   (4U)
#define GLB_REG_GPIO_45_PU_LEN   (1U)
#define GLB_REG_GPIO_45_PU_MSK   (((1U << GLB_REG_GPIO_45_PU_LEN) - 1) << GLB_REG_GPIO_45_PU_POS)
#define GLB_REG_GPIO_45_PU_UMSK  (~(((1U << GLB_REG_GPIO_45_PU_LEN) - 1) << GLB_REG_GPIO_45_PU_POS))
#define GLB_REG_GPIO_45_PD       GLB_REG_GPIO_45_PD
#define GLB_REG_GPIO_45_PD_POS   (5U)
#define GLB_REG_GPIO_45_PD_LEN   (1U)
#define GLB_REG_GPIO_45_PD_MSK   (((1U << GLB_REG_GPIO_45_PD_LEN) - 1) << GLB_REG_GPIO_45_PD_POS)
#define GLB_REG_GPIO_45_PD_UMSK  (~(((1U << GLB_REG_GPIO_45_PD_LEN) - 1) << GLB_REG_GPIO_45_PD_POS))

/* 0x97C : gpio_cfg46 */
#define GLB_GPIO_CFG46_OFFSET    (0x97C)
#define GLB_REG_GPIO_46_IE       GLB_REG_GPIO_46_IE
#define GLB_REG_GPIO_46_IE_POS   (0U)
#define GLB_REG_GPIO_46_IE_LEN   (1U)
#define GLB_REG_GPIO_46_IE_MSK   (((1U << GLB_REG_GPIO_46_IE_LEN) - 1) << GLB_REG_GPIO_46_IE_POS)
#define GLB_REG_GPIO_46_IE_UMSK  (~(((1U << GLB_REG_GPIO_46_IE_LEN) - 1) << GLB_REG_GPIO_46_IE_POS))
#define GLB_REG_GPIO_46_SMT      GLB_REG_GPIO_46_SMT
#define GLB_REG_GPIO_46_SMT_POS  (1U)
#define GLB_REG_GPIO_46_SMT_LEN  (1U)
#define GLB_REG_GPIO_46_SMT_MSK  (((1U << GLB_REG_GPIO_46_SMT_LEN) - 1) << GLB_REG_GPIO_46_SMT_POS)
#define GLB_REG_GPIO_46_SMT_UMSK (~(((1U << GLB_REG_GPIO_46_SMT_LEN) - 1) << GLB_REG_GPIO_46_SMT_POS))
#define GLB_REG_GPIO_46_DRV      GLB_REG_GPIO_46_DRV
#define GLB_REG_GPIO_46_DRV_POS  (2U)
#define GLB_REG_GPIO_46_DRV_LEN  (2U)
#define GLB_REG_GPIO_46_DRV_MSK  (((1U << GLB_REG_GPIO_46_DRV_LEN) - 1) << GLB_REG_GPIO_46_DRV_POS)
#define GLB_REG_GPIO_46_DRV_UMSK (~(((1U << GLB_REG_GPIO_46_DRV_LEN) - 1) << GLB_REG_GPIO_46_DRV_POS))
#define GLB_REG_GPIO_46_PU       GLB_REG_GPIO_46_PU
#define GLB_REG_GPIO_46_PU_POS   (4U)
#define GLB_REG_GPIO_46_PU_LEN   (1U)
#define GLB_REG_GPIO_46_PU_MSK   (((1U << GLB_REG_GPIO_46_PU_LEN) - 1) << GLB_REG_GPIO_46_PU_POS)
#define GLB_REG_GPIO_46_PU_UMSK  (~(((1U << GLB_REG_GPIO_46_PU_LEN) - 1) << GLB_REG_GPIO_46_PU_POS))
#define GLB_REG_GPIO_46_PD       GLB_REG_GPIO_46_PD
#define GLB_REG_GPIO_46_PD_POS   (5U)
#define GLB_REG_GPIO_46_PD_LEN   (1U)
#define GLB_REG_GPIO_46_PD_MSK   (((1U << GLB_REG_GPIO_46_PD_LEN) - 1) << GLB_REG_GPIO_46_PD_POS)
#define GLB_REG_GPIO_46_PD_UMSK  (~(((1U << GLB_REG_GPIO_46_PD_LEN) - 1) << GLB_REG_GPIO_46_PD_POS))

/* 0x980 : gpio_cfg47 */
#define GLB_GPIO_CFG47_OFFSET    (0x980)
#define GLB_REG_GPIO_47_IE       GLB_REG_GPIO_47_IE
#define GLB_REG_GPIO_47_IE_POS   (0U)
#define GLB_REG_GPIO_47_IE_LEN   (1U)
#define GLB_REG_GPIO_47_IE_MSK   (((1U << GLB_REG_GPIO_47_IE_LEN) - 1) << GLB_REG_GPIO_47_IE_POS)
#define GLB_REG_GPIO_47_IE_UMSK  (~(((1U << GLB_REG_GPIO_47_IE_LEN) - 1) << GLB_REG_GPIO_47_IE_POS))
#define GLB_REG_GPIO_47_SMT      GLB_REG_GPIO_47_SMT
#define GLB_REG_GPIO_47_SMT_POS  (1U)
#define GLB_REG_GPIO_47_SMT_LEN  (1U)
#define GLB_REG_GPIO_47_SMT_MSK  (((1U << GLB_REG_GPIO_47_SMT_LEN) - 1) << GLB_REG_GPIO_47_SMT_POS)
#define GLB_REG_GPIO_47_SMT_UMSK (~(((1U << GLB_REG_GPIO_47_SMT_LEN) - 1) << GLB_REG_GPIO_47_SMT_POS))
#define GLB_REG_GPIO_47_DRV      GLB_REG_GPIO_47_DRV
#define GLB_REG_GPIO_47_DRV_POS  (2U)
#define GLB_REG_GPIO_47_DRV_LEN  (2U)
#define GLB_REG_GPIO_47_DRV_MSK  (((1U << GLB_REG_GPIO_47_DRV_LEN) - 1) << GLB_REG_GPIO_47_DRV_POS)
#define GLB_REG_GPIO_47_DRV_UMSK (~(((1U << GLB_REG_GPIO_47_DRV_LEN) - 1) << GLB_REG_GPIO_47_DRV_POS))
#define GLB_REG_GPIO_47_PU       GLB_REG_GPIO_47_PU
#define GLB_REG_GPIO_47_PU_POS   (4U)
#define GLB_REG_GPIO_47_PU_LEN   (1U)
#define GLB_REG_GPIO_47_PU_MSK   (((1U << GLB_REG_GPIO_47_PU_LEN) - 1) << GLB_REG_GPIO_47_PU_POS)
#define GLB_REG_GPIO_47_PU_UMSK  (~(((1U << GLB_REG_GPIO_47_PU_LEN) - 1) << GLB_REG_GPIO_47_PU_POS))
#define GLB_REG_GPIO_47_PD       GLB_REG_GPIO_47_PD
#define GLB_REG_GPIO_47_PD_POS   (5U)
#define GLB_REG_GPIO_47_PD_LEN   (1U)
#define GLB_REG_GPIO_47_PD_MSK   (((1U << GLB_REG_GPIO_47_PD_LEN) - 1) << GLB_REG_GPIO_47_PD_POS)
#define GLB_REG_GPIO_47_PD_UMSK  (~(((1U << GLB_REG_GPIO_47_PD_LEN) - 1) << GLB_REG_GPIO_47_PD_POS))

/* 0x984 : gpio_cfg48 */
#define GLB_GPIO_CFG48_OFFSET    (0x984)
#define GLB_REG_GPIO_48_IE       GLB_REG_GPIO_48_IE
#define GLB_REG_GPIO_48_IE_POS   (0U)
#define GLB_REG_GPIO_48_IE_LEN   (1U)
#define GLB_REG_GPIO_48_IE_MSK   (((1U << GLB_REG_GPIO_48_IE_LEN) - 1) << GLB_REG_GPIO_48_IE_POS)
#define GLB_REG_GPIO_48_IE_UMSK  (~(((1U << GLB_REG_GPIO_48_IE_LEN) - 1) << GLB_REG_GPIO_48_IE_POS))
#define GLB_REG_GPIO_48_SMT      GLB_REG_GPIO_48_SMT
#define GLB_REG_GPIO_48_SMT_POS  (1U)
#define GLB_REG_GPIO_48_SMT_LEN  (1U)
#define GLB_REG_GPIO_48_SMT_MSK  (((1U << GLB_REG_GPIO_48_SMT_LEN) - 1) << GLB_REG_GPIO_48_SMT_POS)
#define GLB_REG_GPIO_48_SMT_UMSK (~(((1U << GLB_REG_GPIO_48_SMT_LEN) - 1) << GLB_REG_GPIO_48_SMT_POS))
#define GLB_REG_GPIO_48_DRV      GLB_REG_GPIO_48_DRV
#define GLB_REG_GPIO_48_DRV_POS  (2U)
#define GLB_REG_GPIO_48_DRV_LEN  (2U)
#define GLB_REG_GPIO_48_DRV_MSK  (((1U << GLB_REG_GPIO_48_DRV_LEN) - 1) << GLB_REG_GPIO_48_DRV_POS)
#define GLB_REG_GPIO_48_DRV_UMSK (~(((1U << GLB_REG_GPIO_48_DRV_LEN) - 1) << GLB_REG_GPIO_48_DRV_POS))
#define GLB_REG_GPIO_48_PU       GLB_REG_GPIO_48_PU
#define GLB_REG_GPIO_48_PU_POS   (4U)
#define GLB_REG_GPIO_48_PU_LEN   (1U)
#define GLB_REG_GPIO_48_PU_MSK   (((1U << GLB_REG_GPIO_48_PU_LEN) - 1) << GLB_REG_GPIO_48_PU_POS)
#define GLB_REG_GPIO_48_PU_UMSK  (~(((1U << GLB_REG_GPIO_48_PU_LEN) - 1) << GLB_REG_GPIO_48_PU_POS))
#define GLB_REG_GPIO_48_PD       GLB_REG_GPIO_48_PD
#define GLB_REG_GPIO_48_PD_POS   (5U)
#define GLB_REG_GPIO_48_PD_LEN   (1U)
#define GLB_REG_GPIO_48_PD_MSK   (((1U << GLB_REG_GPIO_48_PD_LEN) - 1) << GLB_REG_GPIO_48_PD_POS)
#define GLB_REG_GPIO_48_PD_UMSK  (~(((1U << GLB_REG_GPIO_48_PD_LEN) - 1) << GLB_REG_GPIO_48_PD_POS))

/* 0x988 : gpio_cfg49 */
#define GLB_GPIO_CFG49_OFFSET    (0x988)
#define GLB_REG_GPIO_49_IE       GLB_REG_GPIO_49_IE
#define GLB_REG_GPIO_49_IE_POS   (0U)
#define GLB_REG_GPIO_49_IE_LEN   (1U)
#define GLB_REG_GPIO_49_IE_MSK   (((1U << GLB_REG_GPIO_49_IE_LEN) - 1) << GLB_REG_GPIO_49_IE_POS)
#define GLB_REG_GPIO_49_IE_UMSK  (~(((1U << GLB_REG_GPIO_49_IE_LEN) - 1) << GLB_REG_GPIO_49_IE_POS))
#define GLB_REG_GPIO_49_SMT      GLB_REG_GPIO_49_SMT
#define GLB_REG_GPIO_49_SMT_POS  (1U)
#define GLB_REG_GPIO_49_SMT_LEN  (1U)
#define GLB_REG_GPIO_49_SMT_MSK  (((1U << GLB_REG_GPIO_49_SMT_LEN) - 1) << GLB_REG_GPIO_49_SMT_POS)
#define GLB_REG_GPIO_49_SMT_UMSK (~(((1U << GLB_REG_GPIO_49_SMT_LEN) - 1) << GLB_REG_GPIO_49_SMT_POS))
#define GLB_REG_GPIO_49_DRV      GLB_REG_GPIO_49_DRV
#define GLB_REG_GPIO_49_DRV_POS  (2U)
#define GLB_REG_GPIO_49_DRV_LEN  (2U)
#define GLB_REG_GPIO_49_DRV_MSK  (((1U << GLB_REG_GPIO_49_DRV_LEN) - 1) << GLB_REG_GPIO_49_DRV_POS)
#define GLB_REG_GPIO_49_DRV_UMSK (~(((1U << GLB_REG_GPIO_49_DRV_LEN) - 1) << GLB_REG_GPIO_49_DRV_POS))
#define GLB_REG_GPIO_49_PU       GLB_REG_GPIO_49_PU
#define GLB_REG_GPIO_49_PU_POS   (4U)
#define GLB_REG_GPIO_49_PU_LEN   (1U)
#define GLB_REG_GPIO_49_PU_MSK   (((1U << GLB_REG_GPIO_49_PU_LEN) - 1) << GLB_REG_GPIO_49_PU_POS)
#define GLB_REG_GPIO_49_PU_UMSK  (~(((1U << GLB_REG_GPIO_49_PU_LEN) - 1) << GLB_REG_GPIO_49_PU_POS))
#define GLB_REG_GPIO_49_PD       GLB_REG_GPIO_49_PD
#define GLB_REG_GPIO_49_PD_POS   (5U)
#define GLB_REG_GPIO_49_PD_LEN   (1U)
#define GLB_REG_GPIO_49_PD_MSK   (((1U << GLB_REG_GPIO_49_PD_LEN) - 1) << GLB_REG_GPIO_49_PD_POS)
#define GLB_REG_GPIO_49_PD_UMSK  (~(((1U << GLB_REG_GPIO_49_PD_LEN) - 1) << GLB_REG_GPIO_49_PD_POS))

/* 0x98C : gpio_cfg50 */
#define GLB_GPIO_CFG50_OFFSET    (0x98C)
#define GLB_REG_GPIO_50_IE       GLB_REG_GPIO_50_IE
#define GLB_REG_GPIO_50_IE_POS   (0U)
#define GLB_REG_GPIO_50_IE_LEN   (1U)
#define GLB_REG_GPIO_50_IE_MSK   (((1U << GLB_REG_GPIO_50_IE_LEN) - 1) << GLB_REG_GPIO_50_IE_POS)
#define GLB_REG_GPIO_50_IE_UMSK  (~(((1U << GLB_REG_GPIO_50_IE_LEN) - 1) << GLB_REG_GPIO_50_IE_POS))
#define GLB_REG_GPIO_50_SMT      GLB_REG_GPIO_50_SMT
#define GLB_REG_GPIO_50_SMT_POS  (1U)
#define GLB_REG_GPIO_50_SMT_LEN  (1U)
#define GLB_REG_GPIO_50_SMT_MSK  (((1U << GLB_REG_GPIO_50_SMT_LEN) - 1) << GLB_REG_GPIO_50_SMT_POS)
#define GLB_REG_GPIO_50_SMT_UMSK (~(((1U << GLB_REG_GPIO_50_SMT_LEN) - 1) << GLB_REG_GPIO_50_SMT_POS))
#define GLB_REG_GPIO_50_DRV      GLB_REG_GPIO_50_DRV
#define GLB_REG_GPIO_50_DRV_POS  (2U)
#define GLB_REG_GPIO_50_DRV_LEN  (2U)
#define GLB_REG_GPIO_50_DRV_MSK  (((1U << GLB_REG_GPIO_50_DRV_LEN) - 1) << GLB_REG_GPIO_50_DRV_POS)
#define GLB_REG_GPIO_50_DRV_UMSK (~(((1U << GLB_REG_GPIO_50_DRV_LEN) - 1) << GLB_REG_GPIO_50_DRV_POS))
#define GLB_REG_GPIO_50_PU       GLB_REG_GPIO_50_PU
#define GLB_REG_GPIO_50_PU_POS   (4U)
#define GLB_REG_GPIO_50_PU_LEN   (1U)
#define GLB_REG_GPIO_50_PU_MSK   (((1U << GLB_REG_GPIO_50_PU_LEN) - 1) << GLB_REG_GPIO_50_PU_POS)
#define GLB_REG_GPIO_50_PU_UMSK  (~(((1U << GLB_REG_GPIO_50_PU_LEN) - 1) << GLB_REG_GPIO_50_PU_POS))
#define GLB_REG_GPIO_50_PD       GLB_REG_GPIO_50_PD
#define GLB_REG_GPIO_50_PD_POS   (5U)
#define GLB_REG_GPIO_50_PD_LEN   (1U)
#define GLB_REG_GPIO_50_PD_MSK   (((1U << GLB_REG_GPIO_50_PD_LEN) - 1) << GLB_REG_GPIO_50_PD_POS)
#define GLB_REG_GPIO_50_PD_UMSK  (~(((1U << GLB_REG_GPIO_50_PD_LEN) - 1) << GLB_REG_GPIO_50_PD_POS))

/* 0x990 : gpio_cfg51 */
#define GLB_GPIO_CFG51_OFFSET    (0x990)
#define GLB_REG_GPIO_51_IE       GLB_REG_GPIO_51_IE
#define GLB_REG_GPIO_51_IE_POS   (0U)
#define GLB_REG_GPIO_51_IE_LEN   (1U)
#define GLB_REG_GPIO_51_IE_MSK   (((1U << GLB_REG_GPIO_51_IE_LEN) - 1) << GLB_REG_GPIO_51_IE_POS)
#define GLB_REG_GPIO_51_IE_UMSK  (~(((1U << GLB_REG_GPIO_51_IE_LEN) - 1) << GLB_REG_GPIO_51_IE_POS))
#define GLB_REG_GPIO_51_SMT      GLB_REG_GPIO_51_SMT
#define GLB_REG_GPIO_51_SMT_POS  (1U)
#define GLB_REG_GPIO_51_SMT_LEN  (1U)
#define GLB_REG_GPIO_51_SMT_MSK  (((1U << GLB_REG_GPIO_51_SMT_LEN) - 1) << GLB_REG_GPIO_51_SMT_POS)
#define GLB_REG_GPIO_51_SMT_UMSK (~(((1U << GLB_REG_GPIO_51_SMT_LEN) - 1) << GLB_REG_GPIO_51_SMT_POS))
#define GLB_REG_GPIO_51_DRV      GLB_REG_GPIO_51_DRV
#define GLB_REG_GPIO_51_DRV_POS  (2U)
#define GLB_REG_GPIO_51_DRV_LEN  (2U)
#define GLB_REG_GPIO_51_DRV_MSK  (((1U << GLB_REG_GPIO_51_DRV_LEN) - 1) << GLB_REG_GPIO_51_DRV_POS)
#define GLB_REG_GPIO_51_DRV_UMSK (~(((1U << GLB_REG_GPIO_51_DRV_LEN) - 1) << GLB_REG_GPIO_51_DRV_POS))
#define GLB_REG_GPIO_51_PU       GLB_REG_GPIO_51_PU
#define GLB_REG_GPIO_51_PU_POS   (4U)
#define GLB_REG_GPIO_51_PU_LEN   (1U)
#define GLB_REG_GPIO_51_PU_MSK   (((1U << GLB_REG_GPIO_51_PU_LEN) - 1) << GLB_REG_GPIO_51_PU_POS)
#define GLB_REG_GPIO_51_PU_UMSK  (~(((1U << GLB_REG_GPIO_51_PU_LEN) - 1) << GLB_REG_GPIO_51_PU_POS))
#define GLB_REG_GPIO_51_PD       GLB_REG_GPIO_51_PD
#define GLB_REG_GPIO_51_PD_POS   (5U)
#define GLB_REG_GPIO_51_PD_LEN   (1U)
#define GLB_REG_GPIO_51_PD_MSK   (((1U << GLB_REG_GPIO_51_PD_LEN) - 1) << GLB_REG_GPIO_51_PD_POS)
#define GLB_REG_GPIO_51_PD_UMSK  (~(((1U << GLB_REG_GPIO_51_PD_LEN) - 1) << GLB_REG_GPIO_51_PD_POS))

/* 0x994 : gpio_cfg52 */
#define GLB_GPIO_CFG52_OFFSET    (0x994)
#define GLB_REG_GPIO_52_IE       GLB_REG_GPIO_52_IE
#define GLB_REG_GPIO_52_IE_POS   (0U)
#define GLB_REG_GPIO_52_IE_LEN   (1U)
#define GLB_REG_GPIO_52_IE_MSK   (((1U << GLB_REG_GPIO_52_IE_LEN) - 1) << GLB_REG_GPIO_52_IE_POS)
#define GLB_REG_GPIO_52_IE_UMSK  (~(((1U << GLB_REG_GPIO_52_IE_LEN) - 1) << GLB_REG_GPIO_52_IE_POS))
#define GLB_REG_GPIO_52_SMT      GLB_REG_GPIO_52_SMT
#define GLB_REG_GPIO_52_SMT_POS  (1U)
#define GLB_REG_GPIO_52_SMT_LEN  (1U)
#define GLB_REG_GPIO_52_SMT_MSK  (((1U << GLB_REG_GPIO_52_SMT_LEN) - 1) << GLB_REG_GPIO_52_SMT_POS)
#define GLB_REG_GPIO_52_SMT_UMSK (~(((1U << GLB_REG_GPIO_52_SMT_LEN) - 1) << GLB_REG_GPIO_52_SMT_POS))
#define GLB_REG_GPIO_52_DRV      GLB_REG_GPIO_52_DRV
#define GLB_REG_GPIO_52_DRV_POS  (2U)
#define GLB_REG_GPIO_52_DRV_LEN  (2U)
#define GLB_REG_GPIO_52_DRV_MSK  (((1U << GLB_REG_GPIO_52_DRV_LEN) - 1) << GLB_REG_GPIO_52_DRV_POS)
#define GLB_REG_GPIO_52_DRV_UMSK (~(((1U << GLB_REG_GPIO_52_DRV_LEN) - 1) << GLB_REG_GPIO_52_DRV_POS))
#define GLB_REG_GPIO_52_PU       GLB_REG_GPIO_52_PU
#define GLB_REG_GPIO_52_PU_POS   (4U)
#define GLB_REG_GPIO_52_PU_LEN   (1U)
#define GLB_REG_GPIO_52_PU_MSK   (((1U << GLB_REG_GPIO_52_PU_LEN) - 1) << GLB_REG_GPIO_52_PU_POS)
#define GLB_REG_GPIO_52_PU_UMSK  (~(((1U << GLB_REG_GPIO_52_PU_LEN) - 1) << GLB_REG_GPIO_52_PU_POS))
#define GLB_REG_GPIO_52_PD       GLB_REG_GPIO_52_PD
#define GLB_REG_GPIO_52_PD_POS   (5U)
#define GLB_REG_GPIO_52_PD_LEN   (1U)
#define GLB_REG_GPIO_52_PD_MSK   (((1U << GLB_REG_GPIO_52_PD_LEN) - 1) << GLB_REG_GPIO_52_PD_POS)
#define GLB_REG_GPIO_52_PD_UMSK  (~(((1U << GLB_REG_GPIO_52_PD_LEN) - 1) << GLB_REG_GPIO_52_PD_POS))

/* 0x998 : gpio_cfg53 */
#define GLB_GPIO_CFG53_OFFSET    (0x998)
#define GLB_REG_GPIO_53_IE       GLB_REG_GPIO_53_IE
#define GLB_REG_GPIO_53_IE_POS   (0U)
#define GLB_REG_GPIO_53_IE_LEN   (1U)
#define GLB_REG_GPIO_53_IE_MSK   (((1U << GLB_REG_GPIO_53_IE_LEN) - 1) << GLB_REG_GPIO_53_IE_POS)
#define GLB_REG_GPIO_53_IE_UMSK  (~(((1U << GLB_REG_GPIO_53_IE_LEN) - 1) << GLB_REG_GPIO_53_IE_POS))
#define GLB_REG_GPIO_53_SMT      GLB_REG_GPIO_53_SMT
#define GLB_REG_GPIO_53_SMT_POS  (1U)
#define GLB_REG_GPIO_53_SMT_LEN  (1U)
#define GLB_REG_GPIO_53_SMT_MSK  (((1U << GLB_REG_GPIO_53_SMT_LEN) - 1) << GLB_REG_GPIO_53_SMT_POS)
#define GLB_REG_GPIO_53_SMT_UMSK (~(((1U << GLB_REG_GPIO_53_SMT_LEN) - 1) << GLB_REG_GPIO_53_SMT_POS))
#define GLB_REG_GPIO_53_DRV      GLB_REG_GPIO_53_DRV
#define GLB_REG_GPIO_53_DRV_POS  (2U)
#define GLB_REG_GPIO_53_DRV_LEN  (2U)
#define GLB_REG_GPIO_53_DRV_MSK  (((1U << GLB_REG_GPIO_53_DRV_LEN) - 1) << GLB_REG_GPIO_53_DRV_POS)
#define GLB_REG_GPIO_53_DRV_UMSK (~(((1U << GLB_REG_GPIO_53_DRV_LEN) - 1) << GLB_REG_GPIO_53_DRV_POS))
#define GLB_REG_GPIO_53_PU       GLB_REG_GPIO_53_PU
#define GLB_REG_GPIO_53_PU_POS   (4U)
#define GLB_REG_GPIO_53_PU_LEN   (1U)
#define GLB_REG_GPIO_53_PU_MSK   (((1U << GLB_REG_GPIO_53_PU_LEN) - 1) << GLB_REG_GPIO_53_PU_POS)
#define GLB_REG_GPIO_53_PU_UMSK  (~(((1U << GLB_REG_GPIO_53_PU_LEN) - 1) << GLB_REG_GPIO_53_PU_POS))
#define GLB_REG_GPIO_53_PD       GLB_REG_GPIO_53_PD
#define GLB_REG_GPIO_53_PD_POS   (5U)
#define GLB_REG_GPIO_53_PD_LEN   (1U)
#define GLB_REG_GPIO_53_PD_MSK   (((1U << GLB_REG_GPIO_53_PD_LEN) - 1) << GLB_REG_GPIO_53_PD_POS)
#define GLB_REG_GPIO_53_PD_UMSK  (~(((1U << GLB_REG_GPIO_53_PD_LEN) - 1) << GLB_REG_GPIO_53_PD_POS))

/* 0x99C : gpio_cfg54 */
#define GLB_GPIO_CFG54_OFFSET    (0x99C)
#define GLB_REG_GPIO_54_IE       GLB_REG_GPIO_54_IE
#define GLB_REG_GPIO_54_IE_POS   (0U)
#define GLB_REG_GPIO_54_IE_LEN   (1U)
#define GLB_REG_GPIO_54_IE_MSK   (((1U << GLB_REG_GPIO_54_IE_LEN) - 1) << GLB_REG_GPIO_54_IE_POS)
#define GLB_REG_GPIO_54_IE_UMSK  (~(((1U << GLB_REG_GPIO_54_IE_LEN) - 1) << GLB_REG_GPIO_54_IE_POS))
#define GLB_REG_GPIO_54_SMT      GLB_REG_GPIO_54_SMT
#define GLB_REG_GPIO_54_SMT_POS  (1U)
#define GLB_REG_GPIO_54_SMT_LEN  (1U)
#define GLB_REG_GPIO_54_SMT_MSK  (((1U << GLB_REG_GPIO_54_SMT_LEN) - 1) << GLB_REG_GPIO_54_SMT_POS)
#define GLB_REG_GPIO_54_SMT_UMSK (~(((1U << GLB_REG_GPIO_54_SMT_LEN) - 1) << GLB_REG_GPIO_54_SMT_POS))
#define GLB_REG_GPIO_54_DRV      GLB_REG_GPIO_54_DRV
#define GLB_REG_GPIO_54_DRV_POS  (2U)
#define GLB_REG_GPIO_54_DRV_LEN  (2U)
#define GLB_REG_GPIO_54_DRV_MSK  (((1U << GLB_REG_GPIO_54_DRV_LEN) - 1) << GLB_REG_GPIO_54_DRV_POS)
#define GLB_REG_GPIO_54_DRV_UMSK (~(((1U << GLB_REG_GPIO_54_DRV_LEN) - 1) << GLB_REG_GPIO_54_DRV_POS))
#define GLB_REG_GPIO_54_PU       GLB_REG_GPIO_54_PU
#define GLB_REG_GPIO_54_PU_POS   (4U)
#define GLB_REG_GPIO_54_PU_LEN   (1U)
#define GLB_REG_GPIO_54_PU_MSK   (((1U << GLB_REG_GPIO_54_PU_LEN) - 1) << GLB_REG_GPIO_54_PU_POS)
#define GLB_REG_GPIO_54_PU_UMSK  (~(((1U << GLB_REG_GPIO_54_PU_LEN) - 1) << GLB_REG_GPIO_54_PU_POS))
#define GLB_REG_GPIO_54_PD       GLB_REG_GPIO_54_PD
#define GLB_REG_GPIO_54_PD_POS   (5U)
#define GLB_REG_GPIO_54_PD_LEN   (1U)
#define GLB_REG_GPIO_54_PD_MSK   (((1U << GLB_REG_GPIO_54_PD_LEN) - 1) << GLB_REG_GPIO_54_PD_POS)
#define GLB_REG_GPIO_54_PD_UMSK  (~(((1U << GLB_REG_GPIO_54_PD_LEN) - 1) << GLB_REG_GPIO_54_PD_POS))

/* 0x9A0 : gpio_cfg55 */
#define GLB_GPIO_CFG55_OFFSET    (0x9A0)
#define GLB_REG_GPIO_55_IE       GLB_REG_GPIO_55_IE
#define GLB_REG_GPIO_55_IE_POS   (0U)
#define GLB_REG_GPIO_55_IE_LEN   (1U)
#define GLB_REG_GPIO_55_IE_MSK   (((1U << GLB_REG_GPIO_55_IE_LEN) - 1) << GLB_REG_GPIO_55_IE_POS)
#define GLB_REG_GPIO_55_IE_UMSK  (~(((1U << GLB_REG_GPIO_55_IE_LEN) - 1) << GLB_REG_GPIO_55_IE_POS))
#define GLB_REG_GPIO_55_SMT      GLB_REG_GPIO_55_SMT
#define GLB_REG_GPIO_55_SMT_POS  (1U)
#define GLB_REG_GPIO_55_SMT_LEN  (1U)
#define GLB_REG_GPIO_55_SMT_MSK  (((1U << GLB_REG_GPIO_55_SMT_LEN) - 1) << GLB_REG_GPIO_55_SMT_POS)
#define GLB_REG_GPIO_55_SMT_UMSK (~(((1U << GLB_REG_GPIO_55_SMT_LEN) - 1) << GLB_REG_GPIO_55_SMT_POS))
#define GLB_REG_GPIO_55_DRV      GLB_REG_GPIO_55_DRV
#define GLB_REG_GPIO_55_DRV_POS  (2U)
#define GLB_REG_GPIO_55_DRV_LEN  (2U)
#define GLB_REG_GPIO_55_DRV_MSK  (((1U << GLB_REG_GPIO_55_DRV_LEN) - 1) << GLB_REG_GPIO_55_DRV_POS)
#define GLB_REG_GPIO_55_DRV_UMSK (~(((1U << GLB_REG_GPIO_55_DRV_LEN) - 1) << GLB_REG_GPIO_55_DRV_POS))
#define GLB_REG_GPIO_55_PU       GLB_REG_GPIO_55_PU
#define GLB_REG_GPIO_55_PU_POS   (4U)
#define GLB_REG_GPIO_55_PU_LEN   (1U)
#define GLB_REG_GPIO_55_PU_MSK   (((1U << GLB_REG_GPIO_55_PU_LEN) - 1) << GLB_REG_GPIO_55_PU_POS)
#define GLB_REG_GPIO_55_PU_UMSK  (~(((1U << GLB_REG_GPIO_55_PU_LEN) - 1) << GLB_REG_GPIO_55_PU_POS))
#define GLB_REG_GPIO_55_PD       GLB_REG_GPIO_55_PD
#define GLB_REG_GPIO_55_PD_POS   (5U)
#define GLB_REG_GPIO_55_PD_LEN   (1U)
#define GLB_REG_GPIO_55_PD_MSK   (((1U << GLB_REG_GPIO_55_PD_LEN) - 1) << GLB_REG_GPIO_55_PD_POS)
#define GLB_REG_GPIO_55_PD_UMSK  (~(((1U << GLB_REG_GPIO_55_PD_LEN) - 1) << GLB_REG_GPIO_55_PD_POS))

/* 0x9A4 : gpio_cfg56 */
#define GLB_GPIO_CFG56_OFFSET (0x9A4)

/* 0x9A8 : gpio_cfg57 */
#define GLB_GPIO_CFG57_OFFSET (0x9A8)

/* 0x9AC : gpio_cfg58 */
#define GLB_GPIO_CFG58_OFFSET (0x9AC)

/* 0x9B0 : gpio_cfg59 */
#define GLB_GPIO_CFG59_OFFSET (0x9B0)

/* 0x9B4 : gpio_cfg60 */
#define GLB_GPIO_CFG60_OFFSET (0x9B4)

/* 0x9B8 : gpio_cfg61 */
#define GLB_GPIO_CFG61_OFFSET (0x9B8)

/* 0x9BC : gpio_cfg62 */
#define GLB_GPIO_CFG62_OFFSET (0x9BC)

/* 0x9C0 : gpio_cfg63 */
#define GLB_GPIO_CFG63_OFFSET (0x9C0)

/* 0xAC4 : gpio_cfg128 */
#define GLB_GPIO_CFG128_OFFSET  (0xAC4)
#define GLB_REG2_GPIO_0_I       GLB_REG2_GPIO_0_I
#define GLB_REG2_GPIO_0_I_POS   (0U)
#define GLB_REG2_GPIO_0_I_LEN   (1U)
#define GLB_REG2_GPIO_0_I_MSK   (((1U << GLB_REG2_GPIO_0_I_LEN) - 1) << GLB_REG2_GPIO_0_I_POS)
#define GLB_REG2_GPIO_0_I_UMSK  (~(((1U << GLB_REG2_GPIO_0_I_LEN) - 1) << GLB_REG2_GPIO_0_I_POS))
#define GLB_REG2_GPIO_1_I       GLB_REG2_GPIO_1_I
#define GLB_REG2_GPIO_1_I_POS   (1U)
#define GLB_REG2_GPIO_1_I_LEN   (1U)
#define GLB_REG2_GPIO_1_I_MSK   (((1U << GLB_REG2_GPIO_1_I_LEN) - 1) << GLB_REG2_GPIO_1_I_POS)
#define GLB_REG2_GPIO_1_I_UMSK  (~(((1U << GLB_REG2_GPIO_1_I_LEN) - 1) << GLB_REG2_GPIO_1_I_POS))
#define GLB_REG2_GPIO_2_I       GLB_REG2_GPIO_2_I
#define GLB_REG2_GPIO_2_I_POS   (2U)
#define GLB_REG2_GPIO_2_I_LEN   (1U)
#define GLB_REG2_GPIO_2_I_MSK   (((1U << GLB_REG2_GPIO_2_I_LEN) - 1) << GLB_REG2_GPIO_2_I_POS)
#define GLB_REG2_GPIO_2_I_UMSK  (~(((1U << GLB_REG2_GPIO_2_I_LEN) - 1) << GLB_REG2_GPIO_2_I_POS))
#define GLB_REG2_GPIO_3_I       GLB_REG2_GPIO_3_I
#define GLB_REG2_GPIO_3_I_POS   (3U)
#define GLB_REG2_GPIO_3_I_LEN   (1U)
#define GLB_REG2_GPIO_3_I_MSK   (((1U << GLB_REG2_GPIO_3_I_LEN) - 1) << GLB_REG2_GPIO_3_I_POS)
#define GLB_REG2_GPIO_3_I_UMSK  (~(((1U << GLB_REG2_GPIO_3_I_LEN) - 1) << GLB_REG2_GPIO_3_I_POS))
#define GLB_REG2_GPIO_4_I       GLB_REG2_GPIO_4_I
#define GLB_REG2_GPIO_4_I_POS   (4U)
#define GLB_REG2_GPIO_4_I_LEN   (1U)
#define GLB_REG2_GPIO_4_I_MSK   (((1U << GLB_REG2_GPIO_4_I_LEN) - 1) << GLB_REG2_GPIO_4_I_POS)
#define GLB_REG2_GPIO_4_I_UMSK  (~(((1U << GLB_REG2_GPIO_4_I_LEN) - 1) << GLB_REG2_GPIO_4_I_POS))
#define GLB_REG2_GPIO_5_I       GLB_REG2_GPIO_5_I
#define GLB_REG2_GPIO_5_I_POS   (5U)
#define GLB_REG2_GPIO_5_I_LEN   (1U)
#define GLB_REG2_GPIO_5_I_MSK   (((1U << GLB_REG2_GPIO_5_I_LEN) - 1) << GLB_REG2_GPIO_5_I_POS)
#define GLB_REG2_GPIO_5_I_UMSK  (~(((1U << GLB_REG2_GPIO_5_I_LEN) - 1) << GLB_REG2_GPIO_5_I_POS))
#define GLB_REG2_GPIO_6_I       GLB_REG2_GPIO_6_I
#define GLB_REG2_GPIO_6_I_POS   (6U)
#define GLB_REG2_GPIO_6_I_LEN   (1U)
#define GLB_REG2_GPIO_6_I_MSK   (((1U << GLB_REG2_GPIO_6_I_LEN) - 1) << GLB_REG2_GPIO_6_I_POS)
#define GLB_REG2_GPIO_6_I_UMSK  (~(((1U << GLB_REG2_GPIO_6_I_LEN) - 1) << GLB_REG2_GPIO_6_I_POS))
#define GLB_REG2_GPIO_7_I       GLB_REG2_GPIO_7_I
#define GLB_REG2_GPIO_7_I_POS   (7U)
#define GLB_REG2_GPIO_7_I_LEN   (1U)
#define GLB_REG2_GPIO_7_I_MSK   (((1U << GLB_REG2_GPIO_7_I_LEN) - 1) << GLB_REG2_GPIO_7_I_POS)
#define GLB_REG2_GPIO_7_I_UMSK  (~(((1U << GLB_REG2_GPIO_7_I_LEN) - 1) << GLB_REG2_GPIO_7_I_POS))
#define GLB_REG2_GPIO_8_I       GLB_REG2_GPIO_8_I
#define GLB_REG2_GPIO_8_I_POS   (8U)
#define GLB_REG2_GPIO_8_I_LEN   (1U)
#define GLB_REG2_GPIO_8_I_MSK   (((1U << GLB_REG2_GPIO_8_I_LEN) - 1) << GLB_REG2_GPIO_8_I_POS)
#define GLB_REG2_GPIO_8_I_UMSK  (~(((1U << GLB_REG2_GPIO_8_I_LEN) - 1) << GLB_REG2_GPIO_8_I_POS))
#define GLB_REG2_GPIO_9_I       GLB_REG2_GPIO_9_I
#define GLB_REG2_GPIO_9_I_POS   (9U)
#define GLB_REG2_GPIO_9_I_LEN   (1U)
#define GLB_REG2_GPIO_9_I_MSK   (((1U << GLB_REG2_GPIO_9_I_LEN) - 1) << GLB_REG2_GPIO_9_I_POS)
#define GLB_REG2_GPIO_9_I_UMSK  (~(((1U << GLB_REG2_GPIO_9_I_LEN) - 1) << GLB_REG2_GPIO_9_I_POS))
#define GLB_REG2_GPIO_10_I      GLB_REG2_GPIO_10_I
#define GLB_REG2_GPIO_10_I_POS  (10U)
#define GLB_REG2_GPIO_10_I_LEN  (1U)
#define GLB_REG2_GPIO_10_I_MSK  (((1U << GLB_REG2_GPIO_10_I_LEN) - 1) << GLB_REG2_GPIO_10_I_POS)
#define GLB_REG2_GPIO_10_I_UMSK (~(((1U << GLB_REG2_GPIO_10_I_LEN) - 1) << GLB_REG2_GPIO_10_I_POS))
#define GLB_REG2_GPIO_11_I      GLB_REG2_GPIO_11_I
#define GLB_REG2_GPIO_11_I_POS  (11U)
#define GLB_REG2_GPIO_11_I_LEN  (1U)
#define GLB_REG2_GPIO_11_I_MSK  (((1U << GLB_REG2_GPIO_11_I_LEN) - 1) << GLB_REG2_GPIO_11_I_POS)
#define GLB_REG2_GPIO_11_I_UMSK (~(((1U << GLB_REG2_GPIO_11_I_LEN) - 1) << GLB_REG2_GPIO_11_I_POS))
#define GLB_REG2_GPIO_12_I      GLB_REG2_GPIO_12_I
#define GLB_REG2_GPIO_12_I_POS  (12U)
#define GLB_REG2_GPIO_12_I_LEN  (1U)
#define GLB_REG2_GPIO_12_I_MSK  (((1U << GLB_REG2_GPIO_12_I_LEN) - 1) << GLB_REG2_GPIO_12_I_POS)
#define GLB_REG2_GPIO_12_I_UMSK (~(((1U << GLB_REG2_GPIO_12_I_LEN) - 1) << GLB_REG2_GPIO_12_I_POS))
#define GLB_REG2_GPIO_13_I      GLB_REG2_GPIO_13_I
#define GLB_REG2_GPIO_13_I_POS  (13U)
#define GLB_REG2_GPIO_13_I_LEN  (1U)
#define GLB_REG2_GPIO_13_I_MSK  (((1U << GLB_REG2_GPIO_13_I_LEN) - 1) << GLB_REG2_GPIO_13_I_POS)
#define GLB_REG2_GPIO_13_I_UMSK (~(((1U << GLB_REG2_GPIO_13_I_LEN) - 1) << GLB_REG2_GPIO_13_I_POS))
#define GLB_REG2_GPIO_14_I      GLB_REG2_GPIO_14_I
#define GLB_REG2_GPIO_14_I_POS  (14U)
#define GLB_REG2_GPIO_14_I_LEN  (1U)
#define GLB_REG2_GPIO_14_I_MSK  (((1U << GLB_REG2_GPIO_14_I_LEN) - 1) << GLB_REG2_GPIO_14_I_POS)
#define GLB_REG2_GPIO_14_I_UMSK (~(((1U << GLB_REG2_GPIO_14_I_LEN) - 1) << GLB_REG2_GPIO_14_I_POS))
#define GLB_REG2_GPIO_15_I      GLB_REG2_GPIO_15_I
#define GLB_REG2_GPIO_15_I_POS  (15U)
#define GLB_REG2_GPIO_15_I_LEN  (1U)
#define GLB_REG2_GPIO_15_I_MSK  (((1U << GLB_REG2_GPIO_15_I_LEN) - 1) << GLB_REG2_GPIO_15_I_POS)
#define GLB_REG2_GPIO_15_I_UMSK (~(((1U << GLB_REG2_GPIO_15_I_LEN) - 1) << GLB_REG2_GPIO_15_I_POS))
#define GLB_REG2_GPIO_16_I      GLB_REG2_GPIO_16_I
#define GLB_REG2_GPIO_16_I_POS  (16U)
#define GLB_REG2_GPIO_16_I_LEN  (1U)
#define GLB_REG2_GPIO_16_I_MSK  (((1U << GLB_REG2_GPIO_16_I_LEN) - 1) << GLB_REG2_GPIO_16_I_POS)
#define GLB_REG2_GPIO_16_I_UMSK (~(((1U << GLB_REG2_GPIO_16_I_LEN) - 1) << GLB_REG2_GPIO_16_I_POS))
#define GLB_REG2_GPIO_17_I      GLB_REG2_GPIO_17_I
#define GLB_REG2_GPIO_17_I_POS  (17U)
#define GLB_REG2_GPIO_17_I_LEN  (1U)
#define GLB_REG2_GPIO_17_I_MSK  (((1U << GLB_REG2_GPIO_17_I_LEN) - 1) << GLB_REG2_GPIO_17_I_POS)
#define GLB_REG2_GPIO_17_I_UMSK (~(((1U << GLB_REG2_GPIO_17_I_LEN) - 1) << GLB_REG2_GPIO_17_I_POS))
#define GLB_REG2_GPIO_18_I      GLB_REG2_GPIO_18_I
#define GLB_REG2_GPIO_18_I_POS  (18U)
#define GLB_REG2_GPIO_18_I_LEN  (1U)
#define GLB_REG2_GPIO_18_I_MSK  (((1U << GLB_REG2_GPIO_18_I_LEN) - 1) << GLB_REG2_GPIO_18_I_POS)
#define GLB_REG2_GPIO_18_I_UMSK (~(((1U << GLB_REG2_GPIO_18_I_LEN) - 1) << GLB_REG2_GPIO_18_I_POS))
#define GLB_REG2_GPIO_19_I      GLB_REG2_GPIO_19_I
#define GLB_REG2_GPIO_19_I_POS  (19U)
#define GLB_REG2_GPIO_19_I_LEN  (1U)
#define GLB_REG2_GPIO_19_I_MSK  (((1U << GLB_REG2_GPIO_19_I_LEN) - 1) << GLB_REG2_GPIO_19_I_POS)
#define GLB_REG2_GPIO_19_I_UMSK (~(((1U << GLB_REG2_GPIO_19_I_LEN) - 1) << GLB_REG2_GPIO_19_I_POS))
#define GLB_REG2_GPIO_20_I      GLB_REG2_GPIO_20_I
#define GLB_REG2_GPIO_20_I_POS  (20U)
#define GLB_REG2_GPIO_20_I_LEN  (1U)
#define GLB_REG2_GPIO_20_I_MSK  (((1U << GLB_REG2_GPIO_20_I_LEN) - 1) << GLB_REG2_GPIO_20_I_POS)
#define GLB_REG2_GPIO_20_I_UMSK (~(((1U << GLB_REG2_GPIO_20_I_LEN) - 1) << GLB_REG2_GPIO_20_I_POS))
#define GLB_REG2_GPIO_21_I      GLB_REG2_GPIO_21_I
#define GLB_REG2_GPIO_21_I_POS  (21U)
#define GLB_REG2_GPIO_21_I_LEN  (1U)
#define GLB_REG2_GPIO_21_I_MSK  (((1U << GLB_REG2_GPIO_21_I_LEN) - 1) << GLB_REG2_GPIO_21_I_POS)
#define GLB_REG2_GPIO_21_I_UMSK (~(((1U << GLB_REG2_GPIO_21_I_LEN) - 1) << GLB_REG2_GPIO_21_I_POS))
#define GLB_REG2_GPIO_22_I      GLB_REG2_GPIO_22_I
#define GLB_REG2_GPIO_22_I_POS  (22U)
#define GLB_REG2_GPIO_22_I_LEN  (1U)
#define GLB_REG2_GPIO_22_I_MSK  (((1U << GLB_REG2_GPIO_22_I_LEN) - 1) << GLB_REG2_GPIO_22_I_POS)
#define GLB_REG2_GPIO_22_I_UMSK (~(((1U << GLB_REG2_GPIO_22_I_LEN) - 1) << GLB_REG2_GPIO_22_I_POS))
#define GLB_REG2_GPIO_23_I      GLB_REG2_GPIO_23_I
#define GLB_REG2_GPIO_23_I_POS  (23U)
#define GLB_REG2_GPIO_23_I_LEN  (1U)
#define GLB_REG2_GPIO_23_I_MSK  (((1U << GLB_REG2_GPIO_23_I_LEN) - 1) << GLB_REG2_GPIO_23_I_POS)
#define GLB_REG2_GPIO_23_I_UMSK (~(((1U << GLB_REG2_GPIO_23_I_LEN) - 1) << GLB_REG2_GPIO_23_I_POS))
#define GLB_REG2_GPIO_24_I      GLB_REG2_GPIO_24_I
#define GLB_REG2_GPIO_24_I_POS  (24U)
#define GLB_REG2_GPIO_24_I_LEN  (1U)
#define GLB_REG2_GPIO_24_I_MSK  (((1U << GLB_REG2_GPIO_24_I_LEN) - 1) << GLB_REG2_GPIO_24_I_POS)
#define GLB_REG2_GPIO_24_I_UMSK (~(((1U << GLB_REG2_GPIO_24_I_LEN) - 1) << GLB_REG2_GPIO_24_I_POS))
#define GLB_REG2_GPIO_25_I      GLB_REG2_GPIO_25_I
#define GLB_REG2_GPIO_25_I_POS  (25U)
#define GLB_REG2_GPIO_25_I_LEN  (1U)
#define GLB_REG2_GPIO_25_I_MSK  (((1U << GLB_REG2_GPIO_25_I_LEN) - 1) << GLB_REG2_GPIO_25_I_POS)
#define GLB_REG2_GPIO_25_I_UMSK (~(((1U << GLB_REG2_GPIO_25_I_LEN) - 1) << GLB_REG2_GPIO_25_I_POS))
#define GLB_REG2_GPIO_26_I      GLB_REG2_GPIO_26_I
#define GLB_REG2_GPIO_26_I_POS  (26U)
#define GLB_REG2_GPIO_26_I_LEN  (1U)
#define GLB_REG2_GPIO_26_I_MSK  (((1U << GLB_REG2_GPIO_26_I_LEN) - 1) << GLB_REG2_GPIO_26_I_POS)
#define GLB_REG2_GPIO_26_I_UMSK (~(((1U << GLB_REG2_GPIO_26_I_LEN) - 1) << GLB_REG2_GPIO_26_I_POS))
#define GLB_REG2_GPIO_27_I      GLB_REG2_GPIO_27_I
#define GLB_REG2_GPIO_27_I_POS  (27U)
#define GLB_REG2_GPIO_27_I_LEN  (1U)
#define GLB_REG2_GPIO_27_I_MSK  (((1U << GLB_REG2_GPIO_27_I_LEN) - 1) << GLB_REG2_GPIO_27_I_POS)
#define GLB_REG2_GPIO_27_I_UMSK (~(((1U << GLB_REG2_GPIO_27_I_LEN) - 1) << GLB_REG2_GPIO_27_I_POS))
#define GLB_REG2_GPIO_28_I      GLB_REG2_GPIO_28_I
#define GLB_REG2_GPIO_28_I_POS  (28U)
#define GLB_REG2_GPIO_28_I_LEN  (1U)
#define GLB_REG2_GPIO_28_I_MSK  (((1U << GLB_REG2_GPIO_28_I_LEN) - 1) << GLB_REG2_GPIO_28_I_POS)
#define GLB_REG2_GPIO_28_I_UMSK (~(((1U << GLB_REG2_GPIO_28_I_LEN) - 1) << GLB_REG2_GPIO_28_I_POS))
#define GLB_REG2_GPIO_29_I      GLB_REG2_GPIO_29_I
#define GLB_REG2_GPIO_29_I_POS  (29U)
#define GLB_REG2_GPIO_29_I_LEN  (1U)
#define GLB_REG2_GPIO_29_I_MSK  (((1U << GLB_REG2_GPIO_29_I_LEN) - 1) << GLB_REG2_GPIO_29_I_POS)
#define GLB_REG2_GPIO_29_I_UMSK (~(((1U << GLB_REG2_GPIO_29_I_LEN) - 1) << GLB_REG2_GPIO_29_I_POS))
#define GLB_REG2_GPIO_30_I      GLB_REG2_GPIO_30_I
#define GLB_REG2_GPIO_30_I_POS  (30U)
#define GLB_REG2_GPIO_30_I_LEN  (1U)
#define GLB_REG2_GPIO_30_I_MSK  (((1U << GLB_REG2_GPIO_30_I_LEN) - 1) << GLB_REG2_GPIO_30_I_POS)
#define GLB_REG2_GPIO_30_I_UMSK (~(((1U << GLB_REG2_GPIO_30_I_LEN) - 1) << GLB_REG2_GPIO_30_I_POS))
#define GLB_REG2_GPIO_31_I      GLB_REG2_GPIO_31_I
#define GLB_REG2_GPIO_31_I_POS  (31U)
#define GLB_REG2_GPIO_31_I_LEN  (1U)
#define GLB_REG2_GPIO_31_I_MSK  (((1U << GLB_REG2_GPIO_31_I_LEN) - 1) << GLB_REG2_GPIO_31_I_POS)
#define GLB_REG2_GPIO_31_I_UMSK (~(((1U << GLB_REG2_GPIO_31_I_LEN) - 1) << GLB_REG2_GPIO_31_I_POS))

/* 0xAC8 : gpio_cfg129 */
#define GLB_GPIO_CFG129_OFFSET  (0xAC8)
#define GLB_REG2_GPIO_32_I      GLB_REG2_GPIO_32_I
#define GLB_REG2_GPIO_32_I_POS  (0U)
#define GLB_REG2_GPIO_32_I_LEN  (1U)
#define GLB_REG2_GPIO_32_I_MSK  (((1U << GLB_REG2_GPIO_32_I_LEN) - 1) << GLB_REG2_GPIO_32_I_POS)
#define GLB_REG2_GPIO_32_I_UMSK (~(((1U << GLB_REG2_GPIO_32_I_LEN) - 1) << GLB_REG2_GPIO_32_I_POS))
#define GLB_REG2_GPIO_33_I      GLB_REG2_GPIO_33_I
#define GLB_REG2_GPIO_33_I_POS  (1U)
#define GLB_REG2_GPIO_33_I_LEN  (1U)
#define GLB_REG2_GPIO_33_I_MSK  (((1U << GLB_REG2_GPIO_33_I_LEN) - 1) << GLB_REG2_GPIO_33_I_POS)
#define GLB_REG2_GPIO_33_I_UMSK (~(((1U << GLB_REG2_GPIO_33_I_LEN) - 1) << GLB_REG2_GPIO_33_I_POS))
#define GLB_REG2_GPIO_34_I      GLB_REG2_GPIO_34_I
#define GLB_REG2_GPIO_34_I_POS  (2U)
#define GLB_REG2_GPIO_34_I_LEN  (1U)
#define GLB_REG2_GPIO_34_I_MSK  (((1U << GLB_REG2_GPIO_34_I_LEN) - 1) << GLB_REG2_GPIO_34_I_POS)
#define GLB_REG2_GPIO_34_I_UMSK (~(((1U << GLB_REG2_GPIO_34_I_LEN) - 1) << GLB_REG2_GPIO_34_I_POS))

/* 0xAE4 : gpio_cfg136 */
#define GLB_GPIO_CFG136_OFFSET  (0xAE4)
#define GLB_REG2_GPIO_0_O       GLB_REG2_GPIO_0_O
#define GLB_REG2_GPIO_0_O_POS   (0U)
#define GLB_REG2_GPIO_0_O_LEN   (1U)
#define GLB_REG2_GPIO_0_O_MSK   (((1U << GLB_REG2_GPIO_0_O_LEN) - 1) << GLB_REG2_GPIO_0_O_POS)
#define GLB_REG2_GPIO_0_O_UMSK  (~(((1U << GLB_REG2_GPIO_0_O_LEN) - 1) << GLB_REG2_GPIO_0_O_POS))
#define GLB_REG2_GPIO_1_O       GLB_REG2_GPIO_1_O
#define GLB_REG2_GPIO_1_O_POS   (1U)
#define GLB_REG2_GPIO_1_O_LEN   (1U)
#define GLB_REG2_GPIO_1_O_MSK   (((1U << GLB_REG2_GPIO_1_O_LEN) - 1) << GLB_REG2_GPIO_1_O_POS)
#define GLB_REG2_GPIO_1_O_UMSK  (~(((1U << GLB_REG2_GPIO_1_O_LEN) - 1) << GLB_REG2_GPIO_1_O_POS))
#define GLB_REG2_GPIO_2_O       GLB_REG2_GPIO_2_O
#define GLB_REG2_GPIO_2_O_POS   (2U)
#define GLB_REG2_GPIO_2_O_LEN   (1U)
#define GLB_REG2_GPIO_2_O_MSK   (((1U << GLB_REG2_GPIO_2_O_LEN) - 1) << GLB_REG2_GPIO_2_O_POS)
#define GLB_REG2_GPIO_2_O_UMSK  (~(((1U << GLB_REG2_GPIO_2_O_LEN) - 1) << GLB_REG2_GPIO_2_O_POS))
#define GLB_REG2_GPIO_3_O       GLB_REG2_GPIO_3_O
#define GLB_REG2_GPIO_3_O_POS   (3U)
#define GLB_REG2_GPIO_3_O_LEN   (1U)
#define GLB_REG2_GPIO_3_O_MSK   (((1U << GLB_REG2_GPIO_3_O_LEN) - 1) << GLB_REG2_GPIO_3_O_POS)
#define GLB_REG2_GPIO_3_O_UMSK  (~(((1U << GLB_REG2_GPIO_3_O_LEN) - 1) << GLB_REG2_GPIO_3_O_POS))
#define GLB_REG2_GPIO_4_O       GLB_REG2_GPIO_4_O
#define GLB_REG2_GPIO_4_O_POS   (4U)
#define GLB_REG2_GPIO_4_O_LEN   (1U)
#define GLB_REG2_GPIO_4_O_MSK   (((1U << GLB_REG2_GPIO_4_O_LEN) - 1) << GLB_REG2_GPIO_4_O_POS)
#define GLB_REG2_GPIO_4_O_UMSK  (~(((1U << GLB_REG2_GPIO_4_O_LEN) - 1) << GLB_REG2_GPIO_4_O_POS))
#define GLB_REG2_GPIO_5_O       GLB_REG2_GPIO_5_O
#define GLB_REG2_GPIO_5_O_POS   (5U)
#define GLB_REG2_GPIO_5_O_LEN   (1U)
#define GLB_REG2_GPIO_5_O_MSK   (((1U << GLB_REG2_GPIO_5_O_LEN) - 1) << GLB_REG2_GPIO_5_O_POS)
#define GLB_REG2_GPIO_5_O_UMSK  (~(((1U << GLB_REG2_GPIO_5_O_LEN) - 1) << GLB_REG2_GPIO_5_O_POS))
#define GLB_REG2_GPIO_6_O       GLB_REG2_GPIO_6_O
#define GLB_REG2_GPIO_6_O_POS   (6U)
#define GLB_REG2_GPIO_6_O_LEN   (1U)
#define GLB_REG2_GPIO_6_O_MSK   (((1U << GLB_REG2_GPIO_6_O_LEN) - 1) << GLB_REG2_GPIO_6_O_POS)
#define GLB_REG2_GPIO_6_O_UMSK  (~(((1U << GLB_REG2_GPIO_6_O_LEN) - 1) << GLB_REG2_GPIO_6_O_POS))
#define GLB_REG2_GPIO_7_O       GLB_REG2_GPIO_7_O
#define GLB_REG2_GPIO_7_O_POS   (7U)
#define GLB_REG2_GPIO_7_O_LEN   (1U)
#define GLB_REG2_GPIO_7_O_MSK   (((1U << GLB_REG2_GPIO_7_O_LEN) - 1) << GLB_REG2_GPIO_7_O_POS)
#define GLB_REG2_GPIO_7_O_UMSK  (~(((1U << GLB_REG2_GPIO_7_O_LEN) - 1) << GLB_REG2_GPIO_7_O_POS))
#define GLB_REG2_GPIO_8_O       GLB_REG2_GPIO_8_O
#define GLB_REG2_GPIO_8_O_POS   (8U)
#define GLB_REG2_GPIO_8_O_LEN   (1U)
#define GLB_REG2_GPIO_8_O_MSK   (((1U << GLB_REG2_GPIO_8_O_LEN) - 1) << GLB_REG2_GPIO_8_O_POS)
#define GLB_REG2_GPIO_8_O_UMSK  (~(((1U << GLB_REG2_GPIO_8_O_LEN) - 1) << GLB_REG2_GPIO_8_O_POS))
#define GLB_REG2_GPIO_9_O       GLB_REG2_GPIO_9_O
#define GLB_REG2_GPIO_9_O_POS   (9U)
#define GLB_REG2_GPIO_9_O_LEN   (1U)
#define GLB_REG2_GPIO_9_O_MSK   (((1U << GLB_REG2_GPIO_9_O_LEN) - 1) << GLB_REG2_GPIO_9_O_POS)
#define GLB_REG2_GPIO_9_O_UMSK  (~(((1U << GLB_REG2_GPIO_9_O_LEN) - 1) << GLB_REG2_GPIO_9_O_POS))
#define GLB_REG2_GPIO_10_O      GLB_REG2_GPIO_10_O
#define GLB_REG2_GPIO_10_O_POS  (10U)
#define GLB_REG2_GPIO_10_O_LEN  (1U)
#define GLB_REG2_GPIO_10_O_MSK  (((1U << GLB_REG2_GPIO_10_O_LEN) - 1) << GLB_REG2_GPIO_10_O_POS)
#define GLB_REG2_GPIO_10_O_UMSK (~(((1U << GLB_REG2_GPIO_10_O_LEN) - 1) << GLB_REG2_GPIO_10_O_POS))
#define GLB_REG2_GPIO_11_O      GLB_REG2_GPIO_11_O
#define GLB_REG2_GPIO_11_O_POS  (11U)
#define GLB_REG2_GPIO_11_O_LEN  (1U)
#define GLB_REG2_GPIO_11_O_MSK  (((1U << GLB_REG2_GPIO_11_O_LEN) - 1) << GLB_REG2_GPIO_11_O_POS)
#define GLB_REG2_GPIO_11_O_UMSK (~(((1U << GLB_REG2_GPIO_11_O_LEN) - 1) << GLB_REG2_GPIO_11_O_POS))
#define GLB_REG2_GPIO_12_O      GLB_REG2_GPIO_12_O
#define GLB_REG2_GPIO_12_O_POS  (12U)
#define GLB_REG2_GPIO_12_O_LEN  (1U)
#define GLB_REG2_GPIO_12_O_MSK  (((1U << GLB_REG2_GPIO_12_O_LEN) - 1) << GLB_REG2_GPIO_12_O_POS)
#define GLB_REG2_GPIO_12_O_UMSK (~(((1U << GLB_REG2_GPIO_12_O_LEN) - 1) << GLB_REG2_GPIO_12_O_POS))
#define GLB_REG2_GPIO_13_O      GLB_REG2_GPIO_13_O
#define GLB_REG2_GPIO_13_O_POS  (13U)
#define GLB_REG2_GPIO_13_O_LEN  (1U)
#define GLB_REG2_GPIO_13_O_MSK  (((1U << GLB_REG2_GPIO_13_O_LEN) - 1) << GLB_REG2_GPIO_13_O_POS)
#define GLB_REG2_GPIO_13_O_UMSK (~(((1U << GLB_REG2_GPIO_13_O_LEN) - 1) << GLB_REG2_GPIO_13_O_POS))
#define GLB_REG2_GPIO_14_O      GLB_REG2_GPIO_14_O
#define GLB_REG2_GPIO_14_O_POS  (14U)
#define GLB_REG2_GPIO_14_O_LEN  (1U)
#define GLB_REG2_GPIO_14_O_MSK  (((1U << GLB_REG2_GPIO_14_O_LEN) - 1) << GLB_REG2_GPIO_14_O_POS)
#define GLB_REG2_GPIO_14_O_UMSK (~(((1U << GLB_REG2_GPIO_14_O_LEN) - 1) << GLB_REG2_GPIO_14_O_POS))
#define GLB_REG2_GPIO_15_O      GLB_REG2_GPIO_15_O
#define GLB_REG2_GPIO_15_O_POS  (15U)
#define GLB_REG2_GPIO_15_O_LEN  (1U)
#define GLB_REG2_GPIO_15_O_MSK  (((1U << GLB_REG2_GPIO_15_O_LEN) - 1) << GLB_REG2_GPIO_15_O_POS)
#define GLB_REG2_GPIO_15_O_UMSK (~(((1U << GLB_REG2_GPIO_15_O_LEN) - 1) << GLB_REG2_GPIO_15_O_POS))
#define GLB_REG2_GPIO_16_O      GLB_REG2_GPIO_16_O
#define GLB_REG2_GPIO_16_O_POS  (16U)
#define GLB_REG2_GPIO_16_O_LEN  (1U)
#define GLB_REG2_GPIO_16_O_MSK  (((1U << GLB_REG2_GPIO_16_O_LEN) - 1) << GLB_REG2_GPIO_16_O_POS)
#define GLB_REG2_GPIO_16_O_UMSK (~(((1U << GLB_REG2_GPIO_16_O_LEN) - 1) << GLB_REG2_GPIO_16_O_POS))
#define GLB_REG2_GPIO_17_O      GLB_REG2_GPIO_17_O
#define GLB_REG2_GPIO_17_O_POS  (17U)
#define GLB_REG2_GPIO_17_O_LEN  (1U)
#define GLB_REG2_GPIO_17_O_MSK  (((1U << GLB_REG2_GPIO_17_O_LEN) - 1) << GLB_REG2_GPIO_17_O_POS)
#define GLB_REG2_GPIO_17_O_UMSK (~(((1U << GLB_REG2_GPIO_17_O_LEN) - 1) << GLB_REG2_GPIO_17_O_POS))
#define GLB_REG2_GPIO_18_O      GLB_REG2_GPIO_18_O
#define GLB_REG2_GPIO_18_O_POS  (18U)
#define GLB_REG2_GPIO_18_O_LEN  (1U)
#define GLB_REG2_GPIO_18_O_MSK  (((1U << GLB_REG2_GPIO_18_O_LEN) - 1) << GLB_REG2_GPIO_18_O_POS)
#define GLB_REG2_GPIO_18_O_UMSK (~(((1U << GLB_REG2_GPIO_18_O_LEN) - 1) << GLB_REG2_GPIO_18_O_POS))
#define GLB_REG2_GPIO_19_O      GLB_REG2_GPIO_19_O
#define GLB_REG2_GPIO_19_O_POS  (19U)
#define GLB_REG2_GPIO_19_O_LEN  (1U)
#define GLB_REG2_GPIO_19_O_MSK  (((1U << GLB_REG2_GPIO_19_O_LEN) - 1) << GLB_REG2_GPIO_19_O_POS)
#define GLB_REG2_GPIO_19_O_UMSK (~(((1U << GLB_REG2_GPIO_19_O_LEN) - 1) << GLB_REG2_GPIO_19_O_POS))
#define GLB_REG2_GPIO_20_O      GLB_REG2_GPIO_20_O
#define GLB_REG2_GPIO_20_O_POS  (20U)
#define GLB_REG2_GPIO_20_O_LEN  (1U)
#define GLB_REG2_GPIO_20_O_MSK  (((1U << GLB_REG2_GPIO_20_O_LEN) - 1) << GLB_REG2_GPIO_20_O_POS)
#define GLB_REG2_GPIO_20_O_UMSK (~(((1U << GLB_REG2_GPIO_20_O_LEN) - 1) << GLB_REG2_GPIO_20_O_POS))
#define GLB_REG2_GPIO_21_O      GLB_REG2_GPIO_21_O
#define GLB_REG2_GPIO_21_O_POS  (21U)
#define GLB_REG2_GPIO_21_O_LEN  (1U)
#define GLB_REG2_GPIO_21_O_MSK  (((1U << GLB_REG2_GPIO_21_O_LEN) - 1) << GLB_REG2_GPIO_21_O_POS)
#define GLB_REG2_GPIO_21_O_UMSK (~(((1U << GLB_REG2_GPIO_21_O_LEN) - 1) << GLB_REG2_GPIO_21_O_POS))
#define GLB_REG2_GPIO_22_O      GLB_REG2_GPIO_22_O
#define GLB_REG2_GPIO_22_O_POS  (22U)
#define GLB_REG2_GPIO_22_O_LEN  (1U)
#define GLB_REG2_GPIO_22_O_MSK  (((1U << GLB_REG2_GPIO_22_O_LEN) - 1) << GLB_REG2_GPIO_22_O_POS)
#define GLB_REG2_GPIO_22_O_UMSK (~(((1U << GLB_REG2_GPIO_22_O_LEN) - 1) << GLB_REG2_GPIO_22_O_POS))
#define GLB_REG2_GPIO_23_O      GLB_REG2_GPIO_23_O
#define GLB_REG2_GPIO_23_O_POS  (23U)
#define GLB_REG2_GPIO_23_O_LEN  (1U)
#define GLB_REG2_GPIO_23_O_MSK  (((1U << GLB_REG2_GPIO_23_O_LEN) - 1) << GLB_REG2_GPIO_23_O_POS)
#define GLB_REG2_GPIO_23_O_UMSK (~(((1U << GLB_REG2_GPIO_23_O_LEN) - 1) << GLB_REG2_GPIO_23_O_POS))
#define GLB_REG2_GPIO_24_O      GLB_REG2_GPIO_24_O
#define GLB_REG2_GPIO_24_O_POS  (24U)
#define GLB_REG2_GPIO_24_O_LEN  (1U)
#define GLB_REG2_GPIO_24_O_MSK  (((1U << GLB_REG2_GPIO_24_O_LEN) - 1) << GLB_REG2_GPIO_24_O_POS)
#define GLB_REG2_GPIO_24_O_UMSK (~(((1U << GLB_REG2_GPIO_24_O_LEN) - 1) << GLB_REG2_GPIO_24_O_POS))
#define GLB_REG2_GPIO_25_O      GLB_REG2_GPIO_25_O
#define GLB_REG2_GPIO_25_O_POS  (25U)
#define GLB_REG2_GPIO_25_O_LEN  (1U)
#define GLB_REG2_GPIO_25_O_MSK  (((1U << GLB_REG2_GPIO_25_O_LEN) - 1) << GLB_REG2_GPIO_25_O_POS)
#define GLB_REG2_GPIO_25_O_UMSK (~(((1U << GLB_REG2_GPIO_25_O_LEN) - 1) << GLB_REG2_GPIO_25_O_POS))
#define GLB_REG2_GPIO_26_O      GLB_REG2_GPIO_26_O
#define GLB_REG2_GPIO_26_O_POS  (26U)
#define GLB_REG2_GPIO_26_O_LEN  (1U)
#define GLB_REG2_GPIO_26_O_MSK  (((1U << GLB_REG2_GPIO_26_O_LEN) - 1) << GLB_REG2_GPIO_26_O_POS)
#define GLB_REG2_GPIO_26_O_UMSK (~(((1U << GLB_REG2_GPIO_26_O_LEN) - 1) << GLB_REG2_GPIO_26_O_POS))
#define GLB_REG2_GPIO_27_O      GLB_REG2_GPIO_27_O
#define GLB_REG2_GPIO_27_O_POS  (27U)
#define GLB_REG2_GPIO_27_O_LEN  (1U)
#define GLB_REG2_GPIO_27_O_MSK  (((1U << GLB_REG2_GPIO_27_O_LEN) - 1) << GLB_REG2_GPIO_27_O_POS)
#define GLB_REG2_GPIO_27_O_UMSK (~(((1U << GLB_REG2_GPIO_27_O_LEN) - 1) << GLB_REG2_GPIO_27_O_POS))
#define GLB_REG2_GPIO_28_O      GLB_REG2_GPIO_28_O
#define GLB_REG2_GPIO_28_O_POS  (28U)
#define GLB_REG2_GPIO_28_O_LEN  (1U)
#define GLB_REG2_GPIO_28_O_MSK  (((1U << GLB_REG2_GPIO_28_O_LEN) - 1) << GLB_REG2_GPIO_28_O_POS)
#define GLB_REG2_GPIO_28_O_UMSK (~(((1U << GLB_REG2_GPIO_28_O_LEN) - 1) << GLB_REG2_GPIO_28_O_POS))
#define GLB_REG2_GPIO_29_O      GLB_REG2_GPIO_29_O
#define GLB_REG2_GPIO_29_O_POS  (29U)
#define GLB_REG2_GPIO_29_O_LEN  (1U)
#define GLB_REG2_GPIO_29_O_MSK  (((1U << GLB_REG2_GPIO_29_O_LEN) - 1) << GLB_REG2_GPIO_29_O_POS)
#define GLB_REG2_GPIO_29_O_UMSK (~(((1U << GLB_REG2_GPIO_29_O_LEN) - 1) << GLB_REG2_GPIO_29_O_POS))
#define GLB_REG2_GPIO_30_O      GLB_REG2_GPIO_30_O
#define GLB_REG2_GPIO_30_O_POS  (30U)
#define GLB_REG2_GPIO_30_O_LEN  (1U)
#define GLB_REG2_GPIO_30_O_MSK  (((1U << GLB_REG2_GPIO_30_O_LEN) - 1) << GLB_REG2_GPIO_30_O_POS)
#define GLB_REG2_GPIO_30_O_UMSK (~(((1U << GLB_REG2_GPIO_30_O_LEN) - 1) << GLB_REG2_GPIO_30_O_POS))
#define GLB_REG2_GPIO_31_O      GLB_REG2_GPIO_31_O
#define GLB_REG2_GPIO_31_O_POS  (31U)
#define GLB_REG2_GPIO_31_O_LEN  (1U)
#define GLB_REG2_GPIO_31_O_MSK  (((1U << GLB_REG2_GPIO_31_O_LEN) - 1) << GLB_REG2_GPIO_31_O_POS)
#define GLB_REG2_GPIO_31_O_UMSK (~(((1U << GLB_REG2_GPIO_31_O_LEN) - 1) << GLB_REG2_GPIO_31_O_POS))

/* 0xAE8 : gpio_cfg137 */
#define GLB_GPIO_CFG137_OFFSET  (0xAE8)
#define GLB_REG2_GPIO_32_O      GLB_REG2_GPIO_32_O
#define GLB_REG2_GPIO_32_O_POS  (0U)
#define GLB_REG2_GPIO_32_O_LEN  (1U)
#define GLB_REG2_GPIO_32_O_MSK  (((1U << GLB_REG2_GPIO_32_O_LEN) - 1) << GLB_REG2_GPIO_32_O_POS)
#define GLB_REG2_GPIO_32_O_UMSK (~(((1U << GLB_REG2_GPIO_32_O_LEN) - 1) << GLB_REG2_GPIO_32_O_POS))
#define GLB_REG2_GPIO_33_O      GLB_REG2_GPIO_33_O
#define GLB_REG2_GPIO_33_O_POS  (1U)
#define GLB_REG2_GPIO_33_O_LEN  (1U)
#define GLB_REG2_GPIO_33_O_MSK  (((1U << GLB_REG2_GPIO_33_O_LEN) - 1) << GLB_REG2_GPIO_33_O_POS)
#define GLB_REG2_GPIO_33_O_UMSK (~(((1U << GLB_REG2_GPIO_33_O_LEN) - 1) << GLB_REG2_GPIO_33_O_POS))
#define GLB_REG2_GPIO_34_O      GLB_REG2_GPIO_34_O
#define GLB_REG2_GPIO_34_O_POS  (2U)
#define GLB_REG2_GPIO_34_O_LEN  (1U)
#define GLB_REG2_GPIO_34_O_MSK  (((1U << GLB_REG2_GPIO_34_O_LEN) - 1) << GLB_REG2_GPIO_34_O_POS)
#define GLB_REG2_GPIO_34_O_UMSK (~(((1U << GLB_REG2_GPIO_34_O_LEN) - 1) << GLB_REG2_GPIO_34_O_POS))

/* 0xAEC : gpio_cfg138 */
#define GLB_GPIO_CFG138_OFFSET    (0xAEC)
#define GLB_REG2_GPIO_0_SET       GLB_REG2_GPIO_0_SET
#define GLB_REG2_GPIO_0_SET_POS   (0U)
#define GLB_REG2_GPIO_0_SET_LEN   (1U)
#define GLB_REG2_GPIO_0_SET_MSK   (((1U << GLB_REG2_GPIO_0_SET_LEN) - 1) << GLB_REG2_GPIO_0_SET_POS)
#define GLB_REG2_GPIO_0_SET_UMSK  (~(((1U << GLB_REG2_GPIO_0_SET_LEN) - 1) << GLB_REG2_GPIO_0_SET_POS))
#define GLB_REG2_GPIO_1_SET       GLB_REG2_GPIO_1_SET
#define GLB_REG2_GPIO_1_SET_POS   (1U)
#define GLB_REG2_GPIO_1_SET_LEN   (1U)
#define GLB_REG2_GPIO_1_SET_MSK   (((1U << GLB_REG2_GPIO_1_SET_LEN) - 1) << GLB_REG2_GPIO_1_SET_POS)
#define GLB_REG2_GPIO_1_SET_UMSK  (~(((1U << GLB_REG2_GPIO_1_SET_LEN) - 1) << GLB_REG2_GPIO_1_SET_POS))
#define GLB_REG2_GPIO_2_SET       GLB_REG2_GPIO_2_SET
#define GLB_REG2_GPIO_2_SET_POS   (2U)
#define GLB_REG2_GPIO_2_SET_LEN   (1U)
#define GLB_REG2_GPIO_2_SET_MSK   (((1U << GLB_REG2_GPIO_2_SET_LEN) - 1) << GLB_REG2_GPIO_2_SET_POS)
#define GLB_REG2_GPIO_2_SET_UMSK  (~(((1U << GLB_REG2_GPIO_2_SET_LEN) - 1) << GLB_REG2_GPIO_2_SET_POS))
#define GLB_REG2_GPIO_3_SET       GLB_REG2_GPIO_3_SET
#define GLB_REG2_GPIO_3_SET_POS   (3U)
#define GLB_REG2_GPIO_3_SET_LEN   (1U)
#define GLB_REG2_GPIO_3_SET_MSK   (((1U << GLB_REG2_GPIO_3_SET_LEN) - 1) << GLB_REG2_GPIO_3_SET_POS)
#define GLB_REG2_GPIO_3_SET_UMSK  (~(((1U << GLB_REG2_GPIO_3_SET_LEN) - 1) << GLB_REG2_GPIO_3_SET_POS))
#define GLB_REG2_GPIO_4_SET       GLB_REG2_GPIO_4_SET
#define GLB_REG2_GPIO_4_SET_POS   (4U)
#define GLB_REG2_GPIO_4_SET_LEN   (1U)
#define GLB_REG2_GPIO_4_SET_MSK   (((1U << GLB_REG2_GPIO_4_SET_LEN) - 1) << GLB_REG2_GPIO_4_SET_POS)
#define GLB_REG2_GPIO_4_SET_UMSK  (~(((1U << GLB_REG2_GPIO_4_SET_LEN) - 1) << GLB_REG2_GPIO_4_SET_POS))
#define GLB_REG2_GPIO_5_SET       GLB_REG2_GPIO_5_SET
#define GLB_REG2_GPIO_5_SET_POS   (5U)
#define GLB_REG2_GPIO_5_SET_LEN   (1U)
#define GLB_REG2_GPIO_5_SET_MSK   (((1U << GLB_REG2_GPIO_5_SET_LEN) - 1) << GLB_REG2_GPIO_5_SET_POS)
#define GLB_REG2_GPIO_5_SET_UMSK  (~(((1U << GLB_REG2_GPIO_5_SET_LEN) - 1) << GLB_REG2_GPIO_5_SET_POS))
#define GLB_REG2_GPIO_6_SET       GLB_REG2_GPIO_6_SET
#define GLB_REG2_GPIO_6_SET_POS   (6U)
#define GLB_REG2_GPIO_6_SET_LEN   (1U)
#define GLB_REG2_GPIO_6_SET_MSK   (((1U << GLB_REG2_GPIO_6_SET_LEN) - 1) << GLB_REG2_GPIO_6_SET_POS)
#define GLB_REG2_GPIO_6_SET_UMSK  (~(((1U << GLB_REG2_GPIO_6_SET_LEN) - 1) << GLB_REG2_GPIO_6_SET_POS))
#define GLB_REG2_GPIO_7_SET       GLB_REG2_GPIO_7_SET
#define GLB_REG2_GPIO_7_SET_POS   (7U)
#define GLB_REG2_GPIO_7_SET_LEN   (1U)
#define GLB_REG2_GPIO_7_SET_MSK   (((1U << GLB_REG2_GPIO_7_SET_LEN) - 1) << GLB_REG2_GPIO_7_SET_POS)
#define GLB_REG2_GPIO_7_SET_UMSK  (~(((1U << GLB_REG2_GPIO_7_SET_LEN) - 1) << GLB_REG2_GPIO_7_SET_POS))
#define GLB_REG2_GPIO_8_SET       GLB_REG2_GPIO_8_SET
#define GLB_REG2_GPIO_8_SET_POS   (8U)
#define GLB_REG2_GPIO_8_SET_LEN   (1U)
#define GLB_REG2_GPIO_8_SET_MSK   (((1U << GLB_REG2_GPIO_8_SET_LEN) - 1) << GLB_REG2_GPIO_8_SET_POS)
#define GLB_REG2_GPIO_8_SET_UMSK  (~(((1U << GLB_REG2_GPIO_8_SET_LEN) - 1) << GLB_REG2_GPIO_8_SET_POS))
#define GLB_REG2_GPIO_9_SET       GLB_REG2_GPIO_9_SET
#define GLB_REG2_GPIO_9_SET_POS   (9U)
#define GLB_REG2_GPIO_9_SET_LEN   (1U)
#define GLB_REG2_GPIO_9_SET_MSK   (((1U << GLB_REG2_GPIO_9_SET_LEN) - 1) << GLB_REG2_GPIO_9_SET_POS)
#define GLB_REG2_GPIO_9_SET_UMSK  (~(((1U << GLB_REG2_GPIO_9_SET_LEN) - 1) << GLB_REG2_GPIO_9_SET_POS))
#define GLB_REG2_GPIO_10_SET      GLB_REG2_GPIO_10_SET
#define GLB_REG2_GPIO_10_SET_POS  (10U)
#define GLB_REG2_GPIO_10_SET_LEN  (1U)
#define GLB_REG2_GPIO_10_SET_MSK  (((1U << GLB_REG2_GPIO_10_SET_LEN) - 1) << GLB_REG2_GPIO_10_SET_POS)
#define GLB_REG2_GPIO_10_SET_UMSK (~(((1U << GLB_REG2_GPIO_10_SET_LEN) - 1) << GLB_REG2_GPIO_10_SET_POS))
#define GLB_REG2_GPIO_11_SET      GLB_REG2_GPIO_11_SET
#define GLB_REG2_GPIO_11_SET_POS  (11U)
#define GLB_REG2_GPIO_11_SET_LEN  (1U)
#define GLB_REG2_GPIO_11_SET_MSK  (((1U << GLB_REG2_GPIO_11_SET_LEN) - 1) << GLB_REG2_GPIO_11_SET_POS)
#define GLB_REG2_GPIO_11_SET_UMSK (~(((1U << GLB_REG2_GPIO_11_SET_LEN) - 1) << GLB_REG2_GPIO_11_SET_POS))
#define GLB_REG2_GPIO_12_SET      GLB_REG2_GPIO_12_SET
#define GLB_REG2_GPIO_12_SET_POS  (12U)
#define GLB_REG2_GPIO_12_SET_LEN  (1U)
#define GLB_REG2_GPIO_12_SET_MSK  (((1U << GLB_REG2_GPIO_12_SET_LEN) - 1) << GLB_REG2_GPIO_12_SET_POS)
#define GLB_REG2_GPIO_12_SET_UMSK (~(((1U << GLB_REG2_GPIO_12_SET_LEN) - 1) << GLB_REG2_GPIO_12_SET_POS))
#define GLB_REG2_GPIO_13_SET      GLB_REG2_GPIO_13_SET
#define GLB_REG2_GPIO_13_SET_POS  (13U)
#define GLB_REG2_GPIO_13_SET_LEN  (1U)
#define GLB_REG2_GPIO_13_SET_MSK  (((1U << GLB_REG2_GPIO_13_SET_LEN) - 1) << GLB_REG2_GPIO_13_SET_POS)
#define GLB_REG2_GPIO_13_SET_UMSK (~(((1U << GLB_REG2_GPIO_13_SET_LEN) - 1) << GLB_REG2_GPIO_13_SET_POS))
#define GLB_REG2_GPIO_14_SET      GLB_REG2_GPIO_14_SET
#define GLB_REG2_GPIO_14_SET_POS  (14U)
#define GLB_REG2_GPIO_14_SET_LEN  (1U)
#define GLB_REG2_GPIO_14_SET_MSK  (((1U << GLB_REG2_GPIO_14_SET_LEN) - 1) << GLB_REG2_GPIO_14_SET_POS)
#define GLB_REG2_GPIO_14_SET_UMSK (~(((1U << GLB_REG2_GPIO_14_SET_LEN) - 1) << GLB_REG2_GPIO_14_SET_POS))
#define GLB_REG2_GPIO_15_SET      GLB_REG2_GPIO_15_SET
#define GLB_REG2_GPIO_15_SET_POS  (15U)
#define GLB_REG2_GPIO_15_SET_LEN  (1U)
#define GLB_REG2_GPIO_15_SET_MSK  (((1U << GLB_REG2_GPIO_15_SET_LEN) - 1) << GLB_REG2_GPIO_15_SET_POS)
#define GLB_REG2_GPIO_15_SET_UMSK (~(((1U << GLB_REG2_GPIO_15_SET_LEN) - 1) << GLB_REG2_GPIO_15_SET_POS))
#define GLB_REG2_GPIO_16_SET      GLB_REG2_GPIO_16_SET
#define GLB_REG2_GPIO_16_SET_POS  (16U)
#define GLB_REG2_GPIO_16_SET_LEN  (1U)
#define GLB_REG2_GPIO_16_SET_MSK  (((1U << GLB_REG2_GPIO_16_SET_LEN) - 1) << GLB_REG2_GPIO_16_SET_POS)
#define GLB_REG2_GPIO_16_SET_UMSK (~(((1U << GLB_REG2_GPIO_16_SET_LEN) - 1) << GLB_REG2_GPIO_16_SET_POS))
#define GLB_REG2_GPIO_17_SET      GLB_REG2_GPIO_17_SET
#define GLB_REG2_GPIO_17_SET_POS  (17U)
#define GLB_REG2_GPIO_17_SET_LEN  (1U)
#define GLB_REG2_GPIO_17_SET_MSK  (((1U << GLB_REG2_GPIO_17_SET_LEN) - 1) << GLB_REG2_GPIO_17_SET_POS)
#define GLB_REG2_GPIO_17_SET_UMSK (~(((1U << GLB_REG2_GPIO_17_SET_LEN) - 1) << GLB_REG2_GPIO_17_SET_POS))
#define GLB_REG2_GPIO_18_SET      GLB_REG2_GPIO_18_SET
#define GLB_REG2_GPIO_18_SET_POS  (18U)
#define GLB_REG2_GPIO_18_SET_LEN  (1U)
#define GLB_REG2_GPIO_18_SET_MSK  (((1U << GLB_REG2_GPIO_18_SET_LEN) - 1) << GLB_REG2_GPIO_18_SET_POS)
#define GLB_REG2_GPIO_18_SET_UMSK (~(((1U << GLB_REG2_GPIO_18_SET_LEN) - 1) << GLB_REG2_GPIO_18_SET_POS))
#define GLB_REG2_GPIO_19_SET      GLB_REG2_GPIO_19_SET
#define GLB_REG2_GPIO_19_SET_POS  (19U)
#define GLB_REG2_GPIO_19_SET_LEN  (1U)
#define GLB_REG2_GPIO_19_SET_MSK  (((1U << GLB_REG2_GPIO_19_SET_LEN) - 1) << GLB_REG2_GPIO_19_SET_POS)
#define GLB_REG2_GPIO_19_SET_UMSK (~(((1U << GLB_REG2_GPIO_19_SET_LEN) - 1) << GLB_REG2_GPIO_19_SET_POS))
#define GLB_REG2_GPIO_20_SET      GLB_REG2_GPIO_20_SET
#define GLB_REG2_GPIO_20_SET_POS  (20U)
#define GLB_REG2_GPIO_20_SET_LEN  (1U)
#define GLB_REG2_GPIO_20_SET_MSK  (((1U << GLB_REG2_GPIO_20_SET_LEN) - 1) << GLB_REG2_GPIO_20_SET_POS)
#define GLB_REG2_GPIO_20_SET_UMSK (~(((1U << GLB_REG2_GPIO_20_SET_LEN) - 1) << GLB_REG2_GPIO_20_SET_POS))
#define GLB_REG2_GPIO_21_SET      GLB_REG2_GPIO_21_SET
#define GLB_REG2_GPIO_21_SET_POS  (21U)
#define GLB_REG2_GPIO_21_SET_LEN  (1U)
#define GLB_REG2_GPIO_21_SET_MSK  (((1U << GLB_REG2_GPIO_21_SET_LEN) - 1) << GLB_REG2_GPIO_21_SET_POS)
#define GLB_REG2_GPIO_21_SET_UMSK (~(((1U << GLB_REG2_GPIO_21_SET_LEN) - 1) << GLB_REG2_GPIO_21_SET_POS))
#define GLB_REG2_GPIO_22_SET      GLB_REG2_GPIO_22_SET
#define GLB_REG2_GPIO_22_SET_POS  (22U)
#define GLB_REG2_GPIO_22_SET_LEN  (1U)
#define GLB_REG2_GPIO_22_SET_MSK  (((1U << GLB_REG2_GPIO_22_SET_LEN) - 1) << GLB_REG2_GPIO_22_SET_POS)
#define GLB_REG2_GPIO_22_SET_UMSK (~(((1U << GLB_REG2_GPIO_22_SET_LEN) - 1) << GLB_REG2_GPIO_22_SET_POS))
#define GLB_REG2_GPIO_23_SET      GLB_REG2_GPIO_23_SET
#define GLB_REG2_GPIO_23_SET_POS  (23U)
#define GLB_REG2_GPIO_23_SET_LEN  (1U)
#define GLB_REG2_GPIO_23_SET_MSK  (((1U << GLB_REG2_GPIO_23_SET_LEN) - 1) << GLB_REG2_GPIO_23_SET_POS)
#define GLB_REG2_GPIO_23_SET_UMSK (~(((1U << GLB_REG2_GPIO_23_SET_LEN) - 1) << GLB_REG2_GPIO_23_SET_POS))
#define GLB_REG2_GPIO_24_SET      GLB_REG2_GPIO_24_SET
#define GLB_REG2_GPIO_24_SET_POS  (24U)
#define GLB_REG2_GPIO_24_SET_LEN  (1U)
#define GLB_REG2_GPIO_24_SET_MSK  (((1U << GLB_REG2_GPIO_24_SET_LEN) - 1) << GLB_REG2_GPIO_24_SET_POS)
#define GLB_REG2_GPIO_24_SET_UMSK (~(((1U << GLB_REG2_GPIO_24_SET_LEN) - 1) << GLB_REG2_GPIO_24_SET_POS))
#define GLB_REG2_GPIO_25_SET      GLB_REG2_GPIO_25_SET
#define GLB_REG2_GPIO_25_SET_POS  (25U)
#define GLB_REG2_GPIO_25_SET_LEN  (1U)
#define GLB_REG2_GPIO_25_SET_MSK  (((1U << GLB_REG2_GPIO_25_SET_LEN) - 1) << GLB_REG2_GPIO_25_SET_POS)
#define GLB_REG2_GPIO_25_SET_UMSK (~(((1U << GLB_REG2_GPIO_25_SET_LEN) - 1) << GLB_REG2_GPIO_25_SET_POS))
#define GLB_REG2_GPIO_26_SET      GLB_REG2_GPIO_26_SET
#define GLB_REG2_GPIO_26_SET_POS  (26U)
#define GLB_REG2_GPIO_26_SET_LEN  (1U)
#define GLB_REG2_GPIO_26_SET_MSK  (((1U << GLB_REG2_GPIO_26_SET_LEN) - 1) << GLB_REG2_GPIO_26_SET_POS)
#define GLB_REG2_GPIO_26_SET_UMSK (~(((1U << GLB_REG2_GPIO_26_SET_LEN) - 1) << GLB_REG2_GPIO_26_SET_POS))
#define GLB_REG2_GPIO_27_SET      GLB_REG2_GPIO_27_SET
#define GLB_REG2_GPIO_27_SET_POS  (27U)
#define GLB_REG2_GPIO_27_SET_LEN  (1U)
#define GLB_REG2_GPIO_27_SET_MSK  (((1U << GLB_REG2_GPIO_27_SET_LEN) - 1) << GLB_REG2_GPIO_27_SET_POS)
#define GLB_REG2_GPIO_27_SET_UMSK (~(((1U << GLB_REG2_GPIO_27_SET_LEN) - 1) << GLB_REG2_GPIO_27_SET_POS))
#define GLB_REG2_GPIO_28_SET      GLB_REG2_GPIO_28_SET
#define GLB_REG2_GPIO_28_SET_POS  (28U)
#define GLB_REG2_GPIO_28_SET_LEN  (1U)
#define GLB_REG2_GPIO_28_SET_MSK  (((1U << GLB_REG2_GPIO_28_SET_LEN) - 1) << GLB_REG2_GPIO_28_SET_POS)
#define GLB_REG2_GPIO_28_SET_UMSK (~(((1U << GLB_REG2_GPIO_28_SET_LEN) - 1) << GLB_REG2_GPIO_28_SET_POS))
#define GLB_REG2_GPIO_29_SET      GLB_REG2_GPIO_29_SET
#define GLB_REG2_GPIO_29_SET_POS  (29U)
#define GLB_REG2_GPIO_29_SET_LEN  (1U)
#define GLB_REG2_GPIO_29_SET_MSK  (((1U << GLB_REG2_GPIO_29_SET_LEN) - 1) << GLB_REG2_GPIO_29_SET_POS)
#define GLB_REG2_GPIO_29_SET_UMSK (~(((1U << GLB_REG2_GPIO_29_SET_LEN) - 1) << GLB_REG2_GPIO_29_SET_POS))
#define GLB_REG2_GPIO_30_SET      GLB_REG2_GPIO_30_SET
#define GLB_REG2_GPIO_30_SET_POS  (30U)
#define GLB_REG2_GPIO_30_SET_LEN  (1U)
#define GLB_REG2_GPIO_30_SET_MSK  (((1U << GLB_REG2_GPIO_30_SET_LEN) - 1) << GLB_REG2_GPIO_30_SET_POS)
#define GLB_REG2_GPIO_30_SET_UMSK (~(((1U << GLB_REG2_GPIO_30_SET_LEN) - 1) << GLB_REG2_GPIO_30_SET_POS))
#define GLB_REG2_GPIO_31_SET      GLB_REG2_GPIO_31_SET
#define GLB_REG2_GPIO_31_SET_POS  (31U)
#define GLB_REG2_GPIO_31_SET_LEN  (1U)
#define GLB_REG2_GPIO_31_SET_MSK  (((1U << GLB_REG2_GPIO_31_SET_LEN) - 1) << GLB_REG2_GPIO_31_SET_POS)
#define GLB_REG2_GPIO_31_SET_UMSK (~(((1U << GLB_REG2_GPIO_31_SET_LEN) - 1) << GLB_REG2_GPIO_31_SET_POS))

/* 0xAF0 : gpio_cfg139 */
#define GLB_GPIO_CFG139_OFFSET    (0xAF0)
#define GLB_REG2_GPIO_32_SET      GLB_REG2_GPIO_32_SET
#define GLB_REG2_GPIO_32_SET_POS  (0U)
#define GLB_REG2_GPIO_32_SET_LEN  (1U)
#define GLB_REG2_GPIO_32_SET_MSK  (((1U << GLB_REG2_GPIO_32_SET_LEN) - 1) << GLB_REG2_GPIO_32_SET_POS)
#define GLB_REG2_GPIO_32_SET_UMSK (~(((1U << GLB_REG2_GPIO_32_SET_LEN) - 1) << GLB_REG2_GPIO_32_SET_POS))
#define GLB_REG2_GPIO_33_SET      GLB_REG2_GPIO_33_SET
#define GLB_REG2_GPIO_33_SET_POS  (1U)
#define GLB_REG2_GPIO_33_SET_LEN  (1U)
#define GLB_REG2_GPIO_33_SET_MSK  (((1U << GLB_REG2_GPIO_33_SET_LEN) - 1) << GLB_REG2_GPIO_33_SET_POS)
#define GLB_REG2_GPIO_33_SET_UMSK (~(((1U << GLB_REG2_GPIO_33_SET_LEN) - 1) << GLB_REG2_GPIO_33_SET_POS))
#define GLB_REG2_GPIO_34_SET      GLB_REG2_GPIO_34_SET
#define GLB_REG2_GPIO_34_SET_POS  (2U)
#define GLB_REG2_GPIO_34_SET_LEN  (1U)
#define GLB_REG2_GPIO_34_SET_MSK  (((1U << GLB_REG2_GPIO_34_SET_LEN) - 1) << GLB_REG2_GPIO_34_SET_POS)
#define GLB_REG2_GPIO_34_SET_UMSK (~(((1U << GLB_REG2_GPIO_34_SET_LEN) - 1) << GLB_REG2_GPIO_34_SET_POS))

/* 0xAF4 : gpio_cfg140 */
#define GLB_GPIO_CFG140_OFFSET    (0xAF4)
#define GLB_REG2_GPIO_0_CLR       GLB_REG2_GPIO_0_CLR
#define GLB_REG2_GPIO_0_CLR_POS   (0U)
#define GLB_REG2_GPIO_0_CLR_LEN   (1U)
#define GLB_REG2_GPIO_0_CLR_MSK   (((1U << GLB_REG2_GPIO_0_CLR_LEN) - 1) << GLB_REG2_GPIO_0_CLR_POS)
#define GLB_REG2_GPIO_0_CLR_UMSK  (~(((1U << GLB_REG2_GPIO_0_CLR_LEN) - 1) << GLB_REG2_GPIO_0_CLR_POS))
#define GLB_REG2_GPIO_1_CLR       GLB_REG2_GPIO_1_CLR
#define GLB_REG2_GPIO_1_CLR_POS   (1U)
#define GLB_REG2_GPIO_1_CLR_LEN   (1U)
#define GLB_REG2_GPIO_1_CLR_MSK   (((1U << GLB_REG2_GPIO_1_CLR_LEN) - 1) << GLB_REG2_GPIO_1_CLR_POS)
#define GLB_REG2_GPIO_1_CLR_UMSK  (~(((1U << GLB_REG2_GPIO_1_CLR_LEN) - 1) << GLB_REG2_GPIO_1_CLR_POS))
#define GLB_REG2_GPIO_2_CLR       GLB_REG2_GPIO_2_CLR
#define GLB_REG2_GPIO_2_CLR_POS   (2U)
#define GLB_REG2_GPIO_2_CLR_LEN   (1U)
#define GLB_REG2_GPIO_2_CLR_MSK   (((1U << GLB_REG2_GPIO_2_CLR_LEN) - 1) << GLB_REG2_GPIO_2_CLR_POS)
#define GLB_REG2_GPIO_2_CLR_UMSK  (~(((1U << GLB_REG2_GPIO_2_CLR_LEN) - 1) << GLB_REG2_GPIO_2_CLR_POS))
#define GLB_REG2_GPIO_3_CLR       GLB_REG2_GPIO_3_CLR
#define GLB_REG2_GPIO_3_CLR_POS   (3U)
#define GLB_REG2_GPIO_3_CLR_LEN   (1U)
#define GLB_REG2_GPIO_3_CLR_MSK   (((1U << GLB_REG2_GPIO_3_CLR_LEN) - 1) << GLB_REG2_GPIO_3_CLR_POS)
#define GLB_REG2_GPIO_3_CLR_UMSK  (~(((1U << GLB_REG2_GPIO_3_CLR_LEN) - 1) << GLB_REG2_GPIO_3_CLR_POS))
#define GLB_REG2_GPIO_4_CLR       GLB_REG2_GPIO_4_CLR
#define GLB_REG2_GPIO_4_CLR_POS   (4U)
#define GLB_REG2_GPIO_4_CLR_LEN   (1U)
#define GLB_REG2_GPIO_4_CLR_MSK   (((1U << GLB_REG2_GPIO_4_CLR_LEN) - 1) << GLB_REG2_GPIO_4_CLR_POS)
#define GLB_REG2_GPIO_4_CLR_UMSK  (~(((1U << GLB_REG2_GPIO_4_CLR_LEN) - 1) << GLB_REG2_GPIO_4_CLR_POS))
#define GLB_REG2_GPIO_5_CLR       GLB_REG2_GPIO_5_CLR
#define GLB_REG2_GPIO_5_CLR_POS   (5U)
#define GLB_REG2_GPIO_5_CLR_LEN   (1U)
#define GLB_REG2_GPIO_5_CLR_MSK   (((1U << GLB_REG2_GPIO_5_CLR_LEN) - 1) << GLB_REG2_GPIO_5_CLR_POS)
#define GLB_REG2_GPIO_5_CLR_UMSK  (~(((1U << GLB_REG2_GPIO_5_CLR_LEN) - 1) << GLB_REG2_GPIO_5_CLR_POS))
#define GLB_REG2_GPIO_6_CLR       GLB_REG2_GPIO_6_CLR
#define GLB_REG2_GPIO_6_CLR_POS   (6U)
#define GLB_REG2_GPIO_6_CLR_LEN   (1U)
#define GLB_REG2_GPIO_6_CLR_MSK   (((1U << GLB_REG2_GPIO_6_CLR_LEN) - 1) << GLB_REG2_GPIO_6_CLR_POS)
#define GLB_REG2_GPIO_6_CLR_UMSK  (~(((1U << GLB_REG2_GPIO_6_CLR_LEN) - 1) << GLB_REG2_GPIO_6_CLR_POS))
#define GLB_REG2_GPIO_7_CLR       GLB_REG2_GPIO_7_CLR
#define GLB_REG2_GPIO_7_CLR_POS   (7U)
#define GLB_REG2_GPIO_7_CLR_LEN   (1U)
#define GLB_REG2_GPIO_7_CLR_MSK   (((1U << GLB_REG2_GPIO_7_CLR_LEN) - 1) << GLB_REG2_GPIO_7_CLR_POS)
#define GLB_REG2_GPIO_7_CLR_UMSK  (~(((1U << GLB_REG2_GPIO_7_CLR_LEN) - 1) << GLB_REG2_GPIO_7_CLR_POS))
#define GLB_REG2_GPIO_8_CLR       GLB_REG2_GPIO_8_CLR
#define GLB_REG2_GPIO_8_CLR_POS   (8U)
#define GLB_REG2_GPIO_8_CLR_LEN   (1U)
#define GLB_REG2_GPIO_8_CLR_MSK   (((1U << GLB_REG2_GPIO_8_CLR_LEN) - 1) << GLB_REG2_GPIO_8_CLR_POS)
#define GLB_REG2_GPIO_8_CLR_UMSK  (~(((1U << GLB_REG2_GPIO_8_CLR_LEN) - 1) << GLB_REG2_GPIO_8_CLR_POS))
#define GLB_REG2_GPIO_9_CLR       GLB_REG2_GPIO_9_CLR
#define GLB_REG2_GPIO_9_CLR_POS   (9U)
#define GLB_REG2_GPIO_9_CLR_LEN   (1U)
#define GLB_REG2_GPIO_9_CLR_MSK   (((1U << GLB_REG2_GPIO_9_CLR_LEN) - 1) << GLB_REG2_GPIO_9_CLR_POS)
#define GLB_REG2_GPIO_9_CLR_UMSK  (~(((1U << GLB_REG2_GPIO_9_CLR_LEN) - 1) << GLB_REG2_GPIO_9_CLR_POS))
#define GLB_REG2_GPIO_10_CLR      GLB_REG2_GPIO_10_CLR
#define GLB_REG2_GPIO_10_CLR_POS  (10U)
#define GLB_REG2_GPIO_10_CLR_LEN  (1U)
#define GLB_REG2_GPIO_10_CLR_MSK  (((1U << GLB_REG2_GPIO_10_CLR_LEN) - 1) << GLB_REG2_GPIO_10_CLR_POS)
#define GLB_REG2_GPIO_10_CLR_UMSK (~(((1U << GLB_REG2_GPIO_10_CLR_LEN) - 1) << GLB_REG2_GPIO_10_CLR_POS))
#define GLB_REG2_GPIO_11_CLR      GLB_REG2_GPIO_11_CLR
#define GLB_REG2_GPIO_11_CLR_POS  (11U)
#define GLB_REG2_GPIO_11_CLR_LEN  (1U)
#define GLB_REG2_GPIO_11_CLR_MSK  (((1U << GLB_REG2_GPIO_11_CLR_LEN) - 1) << GLB_REG2_GPIO_11_CLR_POS)
#define GLB_REG2_GPIO_11_CLR_UMSK (~(((1U << GLB_REG2_GPIO_11_CLR_LEN) - 1) << GLB_REG2_GPIO_11_CLR_POS))
#define GLB_REG2_GPIO_12_CLR      GLB_REG2_GPIO_12_CLR
#define GLB_REG2_GPIO_12_CLR_POS  (12U)
#define GLB_REG2_GPIO_12_CLR_LEN  (1U)
#define GLB_REG2_GPIO_12_CLR_MSK  (((1U << GLB_REG2_GPIO_12_CLR_LEN) - 1) << GLB_REG2_GPIO_12_CLR_POS)
#define GLB_REG2_GPIO_12_CLR_UMSK (~(((1U << GLB_REG2_GPIO_12_CLR_LEN) - 1) << GLB_REG2_GPIO_12_CLR_POS))
#define GLB_REG2_GPIO_13_CLR      GLB_REG2_GPIO_13_CLR
#define GLB_REG2_GPIO_13_CLR_POS  (13U)
#define GLB_REG2_GPIO_13_CLR_LEN  (1U)
#define GLB_REG2_GPIO_13_CLR_MSK  (((1U << GLB_REG2_GPIO_13_CLR_LEN) - 1) << GLB_REG2_GPIO_13_CLR_POS)
#define GLB_REG2_GPIO_13_CLR_UMSK (~(((1U << GLB_REG2_GPIO_13_CLR_LEN) - 1) << GLB_REG2_GPIO_13_CLR_POS))
#define GLB_REG2_GPIO_14_CLR      GLB_REG2_GPIO_14_CLR
#define GLB_REG2_GPIO_14_CLR_POS  (14U)
#define GLB_REG2_GPIO_14_CLR_LEN  (1U)
#define GLB_REG2_GPIO_14_CLR_MSK  (((1U << GLB_REG2_GPIO_14_CLR_LEN) - 1) << GLB_REG2_GPIO_14_CLR_POS)
#define GLB_REG2_GPIO_14_CLR_UMSK (~(((1U << GLB_REG2_GPIO_14_CLR_LEN) - 1) << GLB_REG2_GPIO_14_CLR_POS))
#define GLB_REG2_GPIO_15_CLR      GLB_REG2_GPIO_15_CLR
#define GLB_REG2_GPIO_15_CLR_POS  (15U)
#define GLB_REG2_GPIO_15_CLR_LEN  (1U)
#define GLB_REG2_GPIO_15_CLR_MSK  (((1U << GLB_REG2_GPIO_15_CLR_LEN) - 1) << GLB_REG2_GPIO_15_CLR_POS)
#define GLB_REG2_GPIO_15_CLR_UMSK (~(((1U << GLB_REG2_GPIO_15_CLR_LEN) - 1) << GLB_REG2_GPIO_15_CLR_POS))
#define GLB_REG2_GPIO_16_CLR      GLB_REG2_GPIO_16_CLR
#define GLB_REG2_GPIO_16_CLR_POS  (16U)
#define GLB_REG2_GPIO_16_CLR_LEN  (1U)
#define GLB_REG2_GPIO_16_CLR_MSK  (((1U << GLB_REG2_GPIO_16_CLR_LEN) - 1) << GLB_REG2_GPIO_16_CLR_POS)
#define GLB_REG2_GPIO_16_CLR_UMSK (~(((1U << GLB_REG2_GPIO_16_CLR_LEN) - 1) << GLB_REG2_GPIO_16_CLR_POS))
#define GLB_REG2_GPIO_17_CLR      GLB_REG2_GPIO_17_CLR
#define GLB_REG2_GPIO_17_CLR_POS  (17U)
#define GLB_REG2_GPIO_17_CLR_LEN  (1U)
#define GLB_REG2_GPIO_17_CLR_MSK  (((1U << GLB_REG2_GPIO_17_CLR_LEN) - 1) << GLB_REG2_GPIO_17_CLR_POS)
#define GLB_REG2_GPIO_17_CLR_UMSK (~(((1U << GLB_REG2_GPIO_17_CLR_LEN) - 1) << GLB_REG2_GPIO_17_CLR_POS))
#define GLB_REG2_GPIO_18_CLR      GLB_REG2_GPIO_18_CLR
#define GLB_REG2_GPIO_18_CLR_POS  (18U)
#define GLB_REG2_GPIO_18_CLR_LEN  (1U)
#define GLB_REG2_GPIO_18_CLR_MSK  (((1U << GLB_REG2_GPIO_18_CLR_LEN) - 1) << GLB_REG2_GPIO_18_CLR_POS)
#define GLB_REG2_GPIO_18_CLR_UMSK (~(((1U << GLB_REG2_GPIO_18_CLR_LEN) - 1) << GLB_REG2_GPIO_18_CLR_POS))
#define GLB_REG2_GPIO_19_CLR      GLB_REG2_GPIO_19_CLR
#define GLB_REG2_GPIO_19_CLR_POS  (19U)
#define GLB_REG2_GPIO_19_CLR_LEN  (1U)
#define GLB_REG2_GPIO_19_CLR_MSK  (((1U << GLB_REG2_GPIO_19_CLR_LEN) - 1) << GLB_REG2_GPIO_19_CLR_POS)
#define GLB_REG2_GPIO_19_CLR_UMSK (~(((1U << GLB_REG2_GPIO_19_CLR_LEN) - 1) << GLB_REG2_GPIO_19_CLR_POS))
#define GLB_REG2_GPIO_20_CLR      GLB_REG2_GPIO_20_CLR
#define GLB_REG2_GPIO_20_CLR_POS  (20U)
#define GLB_REG2_GPIO_20_CLR_LEN  (1U)
#define GLB_REG2_GPIO_20_CLR_MSK  (((1U << GLB_REG2_GPIO_20_CLR_LEN) - 1) << GLB_REG2_GPIO_20_CLR_POS)
#define GLB_REG2_GPIO_20_CLR_UMSK (~(((1U << GLB_REG2_GPIO_20_CLR_LEN) - 1) << GLB_REG2_GPIO_20_CLR_POS))
#define GLB_REG2_GPIO_21_CLR      GLB_REG2_GPIO_21_CLR
#define GLB_REG2_GPIO_21_CLR_POS  (21U)
#define GLB_REG2_GPIO_21_CLR_LEN  (1U)
#define GLB_REG2_GPIO_21_CLR_MSK  (((1U << GLB_REG2_GPIO_21_CLR_LEN) - 1) << GLB_REG2_GPIO_21_CLR_POS)
#define GLB_REG2_GPIO_21_CLR_UMSK (~(((1U << GLB_REG2_GPIO_21_CLR_LEN) - 1) << GLB_REG2_GPIO_21_CLR_POS))
#define GLB_REG2_GPIO_22_CLR      GLB_REG2_GPIO_22_CLR
#define GLB_REG2_GPIO_22_CLR_POS  (22U)
#define GLB_REG2_GPIO_22_CLR_LEN  (1U)
#define GLB_REG2_GPIO_22_CLR_MSK  (((1U << GLB_REG2_GPIO_22_CLR_LEN) - 1) << GLB_REG2_GPIO_22_CLR_POS)
#define GLB_REG2_GPIO_22_CLR_UMSK (~(((1U << GLB_REG2_GPIO_22_CLR_LEN) - 1) << GLB_REG2_GPIO_22_CLR_POS))
#define GLB_REG2_GPIO_23_CLR      GLB_REG2_GPIO_23_CLR
#define GLB_REG2_GPIO_23_CLR_POS  (23U)
#define GLB_REG2_GPIO_23_CLR_LEN  (1U)
#define GLB_REG2_GPIO_23_CLR_MSK  (((1U << GLB_REG2_GPIO_23_CLR_LEN) - 1) << GLB_REG2_GPIO_23_CLR_POS)
#define GLB_REG2_GPIO_23_CLR_UMSK (~(((1U << GLB_REG2_GPIO_23_CLR_LEN) - 1) << GLB_REG2_GPIO_23_CLR_POS))
#define GLB_REG2_GPIO_24_CLR      GLB_REG2_GPIO_24_CLR
#define GLB_REG2_GPIO_24_CLR_POS  (24U)
#define GLB_REG2_GPIO_24_CLR_LEN  (1U)
#define GLB_REG2_GPIO_24_CLR_MSK  (((1U << GLB_REG2_GPIO_24_CLR_LEN) - 1) << GLB_REG2_GPIO_24_CLR_POS)
#define GLB_REG2_GPIO_24_CLR_UMSK (~(((1U << GLB_REG2_GPIO_24_CLR_LEN) - 1) << GLB_REG2_GPIO_24_CLR_POS))
#define GLB_REG2_GPIO_25_CLR      GLB_REG2_GPIO_25_CLR
#define GLB_REG2_GPIO_25_CLR_POS  (25U)
#define GLB_REG2_GPIO_25_CLR_LEN  (1U)
#define GLB_REG2_GPIO_25_CLR_MSK  (((1U << GLB_REG2_GPIO_25_CLR_LEN) - 1) << GLB_REG2_GPIO_25_CLR_POS)
#define GLB_REG2_GPIO_25_CLR_UMSK (~(((1U << GLB_REG2_GPIO_25_CLR_LEN) - 1) << GLB_REG2_GPIO_25_CLR_POS))
#define GLB_REG2_GPIO_26_CLR      GLB_REG2_GPIO_26_CLR
#define GLB_REG2_GPIO_26_CLR_POS  (26U)
#define GLB_REG2_GPIO_26_CLR_LEN  (1U)
#define GLB_REG2_GPIO_26_CLR_MSK  (((1U << GLB_REG2_GPIO_26_CLR_LEN) - 1) << GLB_REG2_GPIO_26_CLR_POS)
#define GLB_REG2_GPIO_26_CLR_UMSK (~(((1U << GLB_REG2_GPIO_26_CLR_LEN) - 1) << GLB_REG2_GPIO_26_CLR_POS))
#define GLB_REG2_GPIO_27_CLR      GLB_REG2_GPIO_27_CLR
#define GLB_REG2_GPIO_27_CLR_POS  (27U)
#define GLB_REG2_GPIO_27_CLR_LEN  (1U)
#define GLB_REG2_GPIO_27_CLR_MSK  (((1U << GLB_REG2_GPIO_27_CLR_LEN) - 1) << GLB_REG2_GPIO_27_CLR_POS)
#define GLB_REG2_GPIO_27_CLR_UMSK (~(((1U << GLB_REG2_GPIO_27_CLR_LEN) - 1) << GLB_REG2_GPIO_27_CLR_POS))
#define GLB_REG2_GPIO_28_CLR      GLB_REG2_GPIO_28_CLR
#define GLB_REG2_GPIO_28_CLR_POS  (28U)
#define GLB_REG2_GPIO_28_CLR_LEN  (1U)
#define GLB_REG2_GPIO_28_CLR_MSK  (((1U << GLB_REG2_GPIO_28_CLR_LEN) - 1) << GLB_REG2_GPIO_28_CLR_POS)
#define GLB_REG2_GPIO_28_CLR_UMSK (~(((1U << GLB_REG2_GPIO_28_CLR_LEN) - 1) << GLB_REG2_GPIO_28_CLR_POS))
#define GLB_REG2_GPIO_29_CLR      GLB_REG2_GPIO_29_CLR
#define GLB_REG2_GPIO_29_CLR_POS  (29U)
#define GLB_REG2_GPIO_29_CLR_LEN  (1U)
#define GLB_REG2_GPIO_29_CLR_MSK  (((1U << GLB_REG2_GPIO_29_CLR_LEN) - 1) << GLB_REG2_GPIO_29_CLR_POS)
#define GLB_REG2_GPIO_29_CLR_UMSK (~(((1U << GLB_REG2_GPIO_29_CLR_LEN) - 1) << GLB_REG2_GPIO_29_CLR_POS))
#define GLB_REG2_GPIO_30_CLR      GLB_REG2_GPIO_30_CLR
#define GLB_REG2_GPIO_30_CLR_POS  (30U)
#define GLB_REG2_GPIO_30_CLR_LEN  (1U)
#define GLB_REG2_GPIO_30_CLR_MSK  (((1U << GLB_REG2_GPIO_30_CLR_LEN) - 1) << GLB_REG2_GPIO_30_CLR_POS)
#define GLB_REG2_GPIO_30_CLR_UMSK (~(((1U << GLB_REG2_GPIO_30_CLR_LEN) - 1) << GLB_REG2_GPIO_30_CLR_POS))
#define GLB_REG2_GPIO_31_CLR      GLB_REG2_GPIO_31_CLR
#define GLB_REG2_GPIO_31_CLR_POS  (31U)
#define GLB_REG2_GPIO_31_CLR_LEN  (1U)
#define GLB_REG2_GPIO_31_CLR_MSK  (((1U << GLB_REG2_GPIO_31_CLR_LEN) - 1) << GLB_REG2_GPIO_31_CLR_POS)
#define GLB_REG2_GPIO_31_CLR_UMSK (~(((1U << GLB_REG2_GPIO_31_CLR_LEN) - 1) << GLB_REG2_GPIO_31_CLR_POS))

/* 0xAF8 : gpio_cfg141 */
#define GLB_GPIO_CFG141_OFFSET    (0xAF8)
#define GLB_REG2_GPIO_32_CLR      GLB_REG2_GPIO_32_CLR
#define GLB_REG2_GPIO_32_CLR_POS  (0U)
#define GLB_REG2_GPIO_32_CLR_LEN  (1U)
#define GLB_REG2_GPIO_32_CLR_MSK  (((1U << GLB_REG2_GPIO_32_CLR_LEN) - 1) << GLB_REG2_GPIO_32_CLR_POS)
#define GLB_REG2_GPIO_32_CLR_UMSK (~(((1U << GLB_REG2_GPIO_32_CLR_LEN) - 1) << GLB_REG2_GPIO_32_CLR_POS))
#define GLB_REG2_GPIO_33_CLR      GLB_REG2_GPIO_33_CLR
#define GLB_REG2_GPIO_33_CLR_POS  (1U)
#define GLB_REG2_GPIO_33_CLR_LEN  (1U)
#define GLB_REG2_GPIO_33_CLR_MSK  (((1U << GLB_REG2_GPIO_33_CLR_LEN) - 1) << GLB_REG2_GPIO_33_CLR_POS)
#define GLB_REG2_GPIO_33_CLR_UMSK (~(((1U << GLB_REG2_GPIO_33_CLR_LEN) - 1) << GLB_REG2_GPIO_33_CLR_POS))
#define GLB_REG2_GPIO_34_CLR      GLB_REG2_GPIO_34_CLR
#define GLB_REG2_GPIO_34_CLR_POS  (2U)
#define GLB_REG2_GPIO_34_CLR_LEN  (1U)
#define GLB_REG2_GPIO_34_CLR_MSK  (((1U << GLB_REG2_GPIO_34_CLR_LEN) - 1) << GLB_REG2_GPIO_34_CLR_POS)
#define GLB_REG2_GPIO_34_CLR_UMSK (~(((1U << GLB_REG2_GPIO_34_CLR_LEN) - 1) << GLB_REG2_GPIO_34_CLR_POS))

/* 0xAFC : gpio_cfg142 */
#define GLB_GPIO_CFG142_OFFSET        (0xAFC)
#define GLB_CR_GPIO_TX_EN             GLB_CR_GPIO_TX_EN
#define GLB_CR_GPIO_TX_EN_POS         (0U)
#define GLB_CR_GPIO_TX_EN_LEN         (1U)
#define GLB_CR_GPIO_TX_EN_MSK         (((1U << GLB_CR_GPIO_TX_EN_LEN) - 1) << GLB_CR_GPIO_TX_EN_POS)
#define GLB_CR_GPIO_TX_EN_UMSK        (~(((1U << GLB_CR_GPIO_TX_EN_LEN) - 1) << GLB_CR_GPIO_TX_EN_POS))
#define GLB_CR_INVERT_CODE0_HIGH      GLB_CR_INVERT_CODE0_HIGH
#define GLB_CR_INVERT_CODE0_HIGH_POS  (1U)
#define GLB_CR_INVERT_CODE0_HIGH_LEN  (1U)
#define GLB_CR_INVERT_CODE0_HIGH_MSK  (((1U << GLB_CR_INVERT_CODE0_HIGH_LEN) - 1) << GLB_CR_INVERT_CODE0_HIGH_POS)
#define GLB_CR_INVERT_CODE0_HIGH_UMSK (~(((1U << GLB_CR_INVERT_CODE0_HIGH_LEN) - 1) << GLB_CR_INVERT_CODE0_HIGH_POS))
#define GLB_CR_INVERT_CODE1_HIGH      GLB_CR_INVERT_CODE1_HIGH
#define GLB_CR_INVERT_CODE1_HIGH_POS  (2U)
#define GLB_CR_INVERT_CODE1_HIGH_LEN  (1U)
#define GLB_CR_INVERT_CODE1_HIGH_MSK  (((1U << GLB_CR_INVERT_CODE1_HIGH_LEN) - 1) << GLB_CR_INVERT_CODE1_HIGH_POS)
#define GLB_CR_INVERT_CODE1_HIGH_UMSK (~(((1U << GLB_CR_INVERT_CODE1_HIGH_LEN) - 1) << GLB_CR_INVERT_CODE1_HIGH_POS))
#define GLB_CR_CODE_TOTAL_TIME        GLB_CR_CODE_TOTAL_TIME
#define GLB_CR_CODE_TOTAL_TIME_POS    (7U)
#define GLB_CR_CODE_TOTAL_TIME_LEN    (9U)
#define GLB_CR_CODE_TOTAL_TIME_MSK    (((1U << GLB_CR_CODE_TOTAL_TIME_LEN) - 1) << GLB_CR_CODE_TOTAL_TIME_POS)
#define GLB_CR_CODE_TOTAL_TIME_UMSK   (~(((1U << GLB_CR_CODE_TOTAL_TIME_LEN) - 1) << GLB_CR_CODE_TOTAL_TIME_POS))
#define GLB_CR_CODE0_HIGH_TIME        GLB_CR_CODE0_HIGH_TIME
#define GLB_CR_CODE0_HIGH_TIME_POS    (16U)
#define GLB_CR_CODE0_HIGH_TIME_LEN    (8U)
#define GLB_CR_CODE0_HIGH_TIME_MSK    (((1U << GLB_CR_CODE0_HIGH_TIME_LEN) - 1) << GLB_CR_CODE0_HIGH_TIME_POS)
#define GLB_CR_CODE0_HIGH_TIME_UMSK   (~(((1U << GLB_CR_CODE0_HIGH_TIME_LEN) - 1) << GLB_CR_CODE0_HIGH_TIME_POS))
#define GLB_CR_CODE1_HIGH_TIME        GLB_CR_CODE1_HIGH_TIME
#define GLB_CR_CODE1_HIGH_TIME_POS    (24U)
#define GLB_CR_CODE1_HIGH_TIME_LEN    (8U)
#define GLB_CR_CODE1_HIGH_TIME_MSK    (((1U << GLB_CR_CODE1_HIGH_TIME_LEN) - 1) << GLB_CR_CODE1_HIGH_TIME_POS)
#define GLB_CR_CODE1_HIGH_TIME_UMSK   (~(((1U << GLB_CR_CODE1_HIGH_TIME_LEN) - 1) << GLB_CR_CODE1_HIGH_TIME_POS))

/* 0xB00 : gpio_cfg143 */
#define GLB_GPIO_CFG143_OFFSET             (0xB00)
#define GLB_CR_GPIO_DMA_TX_EN              GLB_CR_GPIO_DMA_TX_EN
#define GLB_CR_GPIO_DMA_TX_EN_POS          (0U)
#define GLB_CR_GPIO_DMA_TX_EN_LEN          (1U)
#define GLB_CR_GPIO_DMA_TX_EN_MSK          (((1U << GLB_CR_GPIO_DMA_TX_EN_LEN) - 1) << GLB_CR_GPIO_DMA_TX_EN_POS)
#define GLB_CR_GPIO_DMA_TX_EN_UMSK         (~(((1U << GLB_CR_GPIO_DMA_TX_EN_LEN) - 1) << GLB_CR_GPIO_DMA_TX_EN_POS))
#define GLB_CR_GPIO_DMA_OUT_SEL_LATCH      GLB_CR_GPIO_DMA_OUT_SEL_LATCH
#define GLB_CR_GPIO_DMA_OUT_SEL_LATCH_POS  (1U)
#define GLB_CR_GPIO_DMA_OUT_SEL_LATCH_LEN  (1U)
#define GLB_CR_GPIO_DMA_OUT_SEL_LATCH_MSK  (((1U << GLB_CR_GPIO_DMA_OUT_SEL_LATCH_LEN) - 1) << GLB_CR_GPIO_DMA_OUT_SEL_LATCH_POS)
#define GLB_CR_GPIO_DMA_OUT_SEL_LATCH_UMSK (~(((1U << GLB_CR_GPIO_DMA_OUT_SEL_LATCH_LEN) - 1) << GLB_CR_GPIO_DMA_OUT_SEL_LATCH_POS))
#define GLB_GPIO_TX_FIFO_CLR               GLB_GPIO_TX_FIFO_CLR
#define GLB_GPIO_TX_FIFO_CLR_POS           (2U)
#define GLB_GPIO_TX_FIFO_CLR_LEN           (1U)
#define GLB_GPIO_TX_FIFO_CLR_MSK           (((1U << GLB_GPIO_TX_FIFO_CLR_LEN) - 1) << GLB_GPIO_TX_FIFO_CLR_POS)
#define GLB_GPIO_TX_FIFO_CLR_UMSK          (~(((1U << GLB_GPIO_TX_FIFO_CLR_LEN) - 1) << GLB_GPIO_TX_FIFO_CLR_POS))
#define GLB_GPIO_TX_END_CLR                GLB_GPIO_TX_END_CLR
#define GLB_GPIO_TX_END_CLR_POS            (3U)
#define GLB_GPIO_TX_END_CLR_LEN            (1U)
#define GLB_GPIO_TX_END_CLR_MSK            (((1U << GLB_GPIO_TX_END_CLR_LEN) - 1) << GLB_GPIO_TX_END_CLR_POS)
#define GLB_GPIO_TX_END_CLR_UMSK           (~(((1U << GLB_GPIO_TX_END_CLR_LEN) - 1) << GLB_GPIO_TX_END_CLR_POS))
#define GLB_GPIO_TX_FIFO_OVERFLOW          GLB_GPIO_TX_FIFO_OVERFLOW
#define GLB_GPIO_TX_FIFO_OVERFLOW_POS      (4U)
#define GLB_GPIO_TX_FIFO_OVERFLOW_LEN      (1U)
#define GLB_GPIO_TX_FIFO_OVERFLOW_MSK      (((1U << GLB_GPIO_TX_FIFO_OVERFLOW_LEN) - 1) << GLB_GPIO_TX_FIFO_OVERFLOW_POS)
#define GLB_GPIO_TX_FIFO_OVERFLOW_UMSK     (~(((1U << GLB_GPIO_TX_FIFO_OVERFLOW_LEN) - 1) << GLB_GPIO_TX_FIFO_OVERFLOW_POS))
#define GLB_GPIO_TX_FIFO_UNDERFLOW         GLB_GPIO_TX_FIFO_UNDERFLOW
#define GLB_GPIO_TX_FIFO_UNDERFLOW_POS     (5U)
#define GLB_GPIO_TX_FIFO_UNDERFLOW_LEN     (1U)
#define GLB_GPIO_TX_FIFO_UNDERFLOW_MSK     (((1U << GLB_GPIO_TX_FIFO_UNDERFLOW_LEN) - 1) << GLB_GPIO_TX_FIFO_UNDERFLOW_POS)
#define GLB_GPIO_TX_FIFO_UNDERFLOW_UMSK    (~(((1U << GLB_GPIO_TX_FIFO_UNDERFLOW_LEN) - 1) << GLB_GPIO_TX_FIFO_UNDERFLOW_POS))
#define GLB_CR_GPIO_DMA_PARK_VALUE         GLB_CR_GPIO_DMA_PARK_VALUE
#define GLB_CR_GPIO_DMA_PARK_VALUE_POS     (7U)
#define GLB_CR_GPIO_DMA_PARK_VALUE_LEN     (1U)
#define GLB_CR_GPIO_DMA_PARK_VALUE_MSK     (((1U << GLB_CR_GPIO_DMA_PARK_VALUE_LEN) - 1) << GLB_CR_GPIO_DMA_PARK_VALUE_POS)
#define GLB_CR_GPIO_DMA_PARK_VALUE_UMSK    (~(((1U << GLB_CR_GPIO_DMA_PARK_VALUE_LEN) - 1) << GLB_CR_GPIO_DMA_PARK_VALUE_POS))
#define GLB_GPIO_TX_FIFO_CNT               GLB_GPIO_TX_FIFO_CNT
#define GLB_GPIO_TX_FIFO_CNT_POS           (8U)
#define GLB_GPIO_TX_FIFO_CNT_LEN           (8U)
#define GLB_GPIO_TX_FIFO_CNT_MSK           (((1U << GLB_GPIO_TX_FIFO_CNT_LEN) - 1) << GLB_GPIO_TX_FIFO_CNT_POS)
#define GLB_GPIO_TX_FIFO_CNT_UMSK          (~(((1U << GLB_GPIO_TX_FIFO_CNT_LEN) - 1) << GLB_GPIO_TX_FIFO_CNT_POS))
#define GLB_CR_GPIO_TX_FIFO_TH             GLB_CR_GPIO_TX_FIFO_TH
#define GLB_CR_GPIO_TX_FIFO_TH_POS         (16U)
#define GLB_CR_GPIO_TX_FIFO_TH_LEN         (7U)
#define GLB_CR_GPIO_TX_FIFO_TH_MSK         (((1U << GLB_CR_GPIO_TX_FIFO_TH_LEN) - 1) << GLB_CR_GPIO_TX_FIFO_TH_POS)
#define GLB_CR_GPIO_TX_FIFO_TH_UMSK        (~(((1U << GLB_CR_GPIO_TX_FIFO_TH_LEN) - 1) << GLB_CR_GPIO_TX_FIFO_TH_POS))
#define GLB_CR_GPIO_TX_END_MASK            GLB_CR_GPIO_TX_END_MASK
#define GLB_CR_GPIO_TX_END_MASK_POS        (23U)
#define GLB_CR_GPIO_TX_END_MASK_LEN        (1U)
#define GLB_CR_GPIO_TX_END_MASK_MSK        (((1U << GLB_CR_GPIO_TX_END_MASK_LEN) - 1) << GLB_CR_GPIO_TX_END_MASK_POS)
#define GLB_CR_GPIO_TX_END_MASK_UMSK       (~(((1U << GLB_CR_GPIO_TX_END_MASK_LEN) - 1) << GLB_CR_GPIO_TX_END_MASK_POS))
#define GLB_CR_GPIO_TX_FIFO_MASK           GLB_CR_GPIO_TX_FIFO_MASK
#define GLB_CR_GPIO_TX_FIFO_MASK_POS       (24U)
#define GLB_CR_GPIO_TX_FIFO_MASK_LEN       (1U)
#define GLB_CR_GPIO_TX_FIFO_MASK_MSK       (((1U << GLB_CR_GPIO_TX_FIFO_MASK_LEN) - 1) << GLB_CR_GPIO_TX_FIFO_MASK_POS)
#define GLB_CR_GPIO_TX_FIFO_MASK_UMSK      (~(((1U << GLB_CR_GPIO_TX_FIFO_MASK_LEN) - 1) << GLB_CR_GPIO_TX_FIFO_MASK_POS))
#define GLB_CR_GPIO_TX_FER_MASK            GLB_CR_GPIO_TX_FER_MASK
#define GLB_CR_GPIO_TX_FER_MASK_POS        (25U)
#define GLB_CR_GPIO_TX_FER_MASK_LEN        (1U)
#define GLB_CR_GPIO_TX_FER_MASK_MSK        (((1U << GLB_CR_GPIO_TX_FER_MASK_LEN) - 1) << GLB_CR_GPIO_TX_FER_MASK_POS)
#define GLB_CR_GPIO_TX_FER_MASK_UMSK       (~(((1U << GLB_CR_GPIO_TX_FER_MASK_LEN) - 1) << GLB_CR_GPIO_TX_FER_MASK_POS))
#define GLB_R_GPIO_TX_END_INT              GLB_R_GPIO_TX_END_INT
#define GLB_R_GPIO_TX_END_INT_POS          (26U)
#define GLB_R_GPIO_TX_END_INT_LEN          (1U)
#define GLB_R_GPIO_TX_END_INT_MSK          (((1U << GLB_R_GPIO_TX_END_INT_LEN) - 1) << GLB_R_GPIO_TX_END_INT_POS)
#define GLB_R_GPIO_TX_END_INT_UMSK         (~(((1U << GLB_R_GPIO_TX_END_INT_LEN) - 1) << GLB_R_GPIO_TX_END_INT_POS))
#define GLB_R_GPIO_TX_FIFO_INT             GLB_R_GPIO_TX_FIFO_INT
#define GLB_R_GPIO_TX_FIFO_INT_POS         (27U)
#define GLB_R_GPIO_TX_FIFO_INT_LEN         (1U)
#define GLB_R_GPIO_TX_FIFO_INT_MSK         (((1U << GLB_R_GPIO_TX_FIFO_INT_LEN) - 1) << GLB_R_GPIO_TX_FIFO_INT_POS)
#define GLB_R_GPIO_TX_FIFO_INT_UMSK        (~(((1U << GLB_R_GPIO_TX_FIFO_INT_LEN) - 1) << GLB_R_GPIO_TX_FIFO_INT_POS))
#define GLB_R_GPIO_TX_FER_INT              GLB_R_GPIO_TX_FER_INT
#define GLB_R_GPIO_TX_FER_INT_POS          (28U)
#define GLB_R_GPIO_TX_FER_INT_LEN          (1U)
#define GLB_R_GPIO_TX_FER_INT_MSK          (((1U << GLB_R_GPIO_TX_FER_INT_LEN) - 1) << GLB_R_GPIO_TX_FER_INT_POS)
#define GLB_R_GPIO_TX_FER_INT_UMSK         (~(((1U << GLB_R_GPIO_TX_FER_INT_LEN) - 1) << GLB_R_GPIO_TX_FER_INT_POS))
#define GLB_CR_GPIO_TX_END_EN              GLB_CR_GPIO_TX_END_EN
#define GLB_CR_GPIO_TX_END_EN_POS          (29U)
#define GLB_CR_GPIO_TX_END_EN_LEN          (1U)
#define GLB_CR_GPIO_TX_END_EN_MSK          (((1U << GLB_CR_GPIO_TX_END_EN_LEN) - 1) << GLB_CR_GPIO_TX_END_EN_POS)
#define GLB_CR_GPIO_TX_END_EN_UMSK         (~(((1U << GLB_CR_GPIO_TX_END_EN_LEN) - 1) << GLB_CR_GPIO_TX_END_EN_POS))
#define GLB_CR_GPIO_TX_FIFO_EN             GLB_CR_GPIO_TX_FIFO_EN
#define GLB_CR_GPIO_TX_FIFO_EN_POS         (30U)
#define GLB_CR_GPIO_TX_FIFO_EN_LEN         (1U)
#define GLB_CR_GPIO_TX_FIFO_EN_MSK         (((1U << GLB_CR_GPIO_TX_FIFO_EN_LEN) - 1) << GLB_CR_GPIO_TX_FIFO_EN_POS)
#define GLB_CR_GPIO_TX_FIFO_EN_UMSK        (~(((1U << GLB_CR_GPIO_TX_FIFO_EN_LEN) - 1) << GLB_CR_GPIO_TX_FIFO_EN_POS))
#define GLB_CR_GPIO_TX_FER_EN              GLB_CR_GPIO_TX_FER_EN
#define GLB_CR_GPIO_TX_FER_EN_POS          (31U)
#define GLB_CR_GPIO_TX_FER_EN_LEN          (1U)
#define GLB_CR_GPIO_TX_FER_EN_MSK          (((1U << GLB_CR_GPIO_TX_FER_EN_LEN) - 1) << GLB_CR_GPIO_TX_FER_EN_POS)
#define GLB_CR_GPIO_TX_FER_EN_UMSK         (~(((1U << GLB_CR_GPIO_TX_FER_EN_LEN) - 1) << GLB_CR_GPIO_TX_FER_EN_POS))

/* 0xB04 : gpio_cfg144 */
#define GLB_GPIO_CFG144_OFFSET        (0xB04)
#define GLB_GPIO_TX_DATA_TO_FIFO      GLB_GPIO_TX_DATA_TO_FIFO
#define GLB_GPIO_TX_DATA_TO_FIFO_POS  (0U)
#define GLB_GPIO_TX_DATA_TO_FIFO_LEN  (16U)
#define GLB_GPIO_TX_DATA_TO_FIFO_MSK  (((1U << GLB_GPIO_TX_DATA_TO_FIFO_LEN) - 1) << GLB_GPIO_TX_DATA_TO_FIFO_POS)
#define GLB_GPIO_TX_DATA_TO_FIFO_UMSK (~(((1U << GLB_GPIO_TX_DATA_TO_FIFO_LEN) - 1) << GLB_GPIO_TX_DATA_TO_FIFO_POS))

struct glb_reg {
    /* 0x0 : soc_info0 */
    union {
        struct {
            uint32_t reserved_0_26 : 27; /* [26: 0],       rsvd,        0x0 */
            uint32_t chip_rdy      : 1;  /* [   27],          r,        0x0 */
            uint32_t glb_id        : 4;  /* [31:28],          r,        0x6 */
        } BF;
        uint32_t WORD;
    } soc_info0;

    /* 0x4  reserved */
    uint8_t RESERVED0x4[76];

    /* 0x50 : core_cfg16 */
    union {
        struct {
            uint32_t np_int_sta0 : 32; /* [31: 0],          r,        0x0 */
        } BF;
        uint32_t WORD;
    } core_cfg16;

    /* 0x54 : core_cfg17 */
    union {
        struct {
            uint32_t np_int_sta1 : 32; /* [31: 0],          r,        0x0 */
        } BF;
        uint32_t WORD;
    } core_cfg17;

    /* 0x58 : core_cfg18 */
    union {
        struct {
            uint32_t np_int_mask0 : 32; /* [31: 0],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } core_cfg18;

    /* 0x5C : core_cfg19 */
    union {
        struct {
            uint32_t np_int_mask1 : 32; /* [31: 0],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } core_cfg19;

    /* 0x60 : core_cfg20 */
    union {
        struct {
            uint32_t np_int_clr0 : 32; /* [31: 0],        w1c,        0x0 */
        } BF;
        uint32_t WORD;
    } core_cfg20;

    /* 0x64 : core_cfg21 */
    union {
        struct {
            uint32_t np_int_clr1 : 32; /* [31: 0],        w1c,        0x0 */
        } BF;
        uint32_t WORD;
    } core_cfg21;

    /* 0x68  reserved */
    uint8_t RESERVED0x68[40];

    /* 0x90 : sys_cfg0 */
    union {
        struct {
            uint32_t reg_pll_en       : 1; /* [    0],        r/w,        0x1 */
            uint32_t reg_fclk_en      : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_hclk_en      : 1; /* [    2],        r/w,        0x1 */
            uint32_t reg_bclk_en      : 1; /* [    3],        r/w,        0x1 */
            uint32_t reserved_4_5     : 2; /* [ 5: 4],       rsvd,        0x0 */
            uint32_t hbn_root_clk_sel : 2; /* [ 7: 6],          r,        0x0 */
            uint32_t reg_hclk_div     : 8; /* [15: 8],        r/w,        0x0 */
            uint32_t reg_bclk_div     : 8; /* [23:16],        r/w,        0x0 */
            uint32_t reserved_24_31   : 8; /* [31:24],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } sys_cfg0;

    /* 0x94 : sys_cfg1 */
    union {
        struct {
            uint32_t reg_bclk_div_act_pulse : 1;  /* [    0],        w1p,        0x0 */
            uint32_t reg_bclk_div_bypass    : 1;  /* [    1],        r/w,        0x0 */
            uint32_t sts_bclk_prot_done     : 1;  /* [    2],          r,        0x1 */
            uint32_t reserved_3             : 1;  /* [    3],       rsvd,        0x0 */
            uint32_t reg_bclk_sw_done_cnt   : 4;  /* [ 7: 4],        r/w,        0x5 */
            uint32_t reserved_8_23          : 16; /* [23: 8],       rsvd,        0x0 */
            uint32_t fclk_sw_state          : 3;  /* [26:24],          r,        0x0 */
            uint32_t reserved_27_31         : 5;  /* [31:27],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } sys_cfg1;

    /* 0x98  reserved */
    uint8_t RESERVED0x98[8];

    /* 0xA0 : bus_cfg0 */
    union {
        struct {
            uint32_t rg_apb2_pck_force : 16; /* [15: 0],        r/w,     0xffff */
            uint32_t rg_apb_pck_force  : 16; /* [31:16],        r/w,     0xffff */
        } BF;
        uint32_t WORD;
    } bus_cfg0;

    /* 0xa4  reserved */
    uint8_t RESERVED0xa4[76];

    /* 0xF0 : rtc_cfg0 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } rtc_cfg0;

    /* 0xf4  reserved */
    uint8_t RESERVED0xf4[28];

    /* 0x110 : adc_cfg0 */
    union {
        struct {
            uint32_t gpadc_32m_clk_div : 6;  /* [ 5: 0],        r/w,        0x2 */
            uint32_t reserved_6        : 1;  /* [    6],       rsvd,        0x0 */
            uint32_t gpadc_32m_clk_sel : 1;  /* [    7],        r/w,        0x0 */
            uint32_t gpadc_32m_div_en  : 1;  /* [    8],        r/w,        0x1 */
            uint32_t reserved_9_31     : 23; /* [31: 9],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } adc_cfg0;

    /* 0x114  reserved */
    uint8_t RESERVED0x114[12];

    /* 0x120 : dac_cfg0 */
    union {
        struct {
            uint32_t gpdaca_rstn_ana   : 1; /* [    0],        r/w,        0x1 */
            uint32_t gpdacb_rstn_ana   : 1; /* [    1],        r/w,        0x1 */
            uint32_t reserved_2_6      : 5; /* [ 6: 2],       rsvd,        0x0 */
            uint32_t gpdac_test_en     : 1; /* [    7],        r/w,        0x0 */
            uint32_t gpdac_ref_sel     : 1; /* [    8],        r/w,        0x0 */
            uint32_t gpdac_test_sel    : 3; /* [11: 9],        r/w,        0x0 */
            uint32_t gpdac_ana_clk_sel : 1; /* [   12],        r/w,        0x0 */
            uint32_t gpdac_dat_cha_sel : 1; /* [   13],        r/w,        0x0 */
            uint32_t gpdac_dat_chb_sel : 1; /* [   14],        r/w,        0x0 */
            uint32_t reserved_15_23    : 9; /* [23:15],       rsvd,        0x0 */
            uint32_t gpdac_reserved    : 8; /* [31:24],        r/w,        0xf */
        } BF;
        uint32_t WORD;
    } dac_cfg0;

    /* 0x124 : dac_cfg1 */
    union {
        struct {
            uint32_t gpdac_a_en     : 1;  /* [    0],        r/w,        0x0 */
            uint32_t gpdac_ioa_en   : 1;  /* [    1],        r/w,        0x0 */
            uint32_t reserved_2_17  : 16; /* [17: 2],       rsvd,        0x0 */
            uint32_t gpdac_a_rng    : 2;  /* [19:18],        r/w,        0x3 */
            uint32_t gpdac_a_outmux : 3;  /* [22:20],        r/w,        0x0 */
            uint32_t reserved_23_31 : 9;  /* [31:23],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } dac_cfg1;

    /* 0x128 : dac_cfg2 */
    union {
        struct {
            uint32_t gpdac_b_en     : 1;  /* [    0],        r/w,        0x0 */
            uint32_t gpdac_iob_en   : 1;  /* [    1],        r/w,        0x0 */
            uint32_t reserved_2_17  : 16; /* [17: 2],       rsvd,        0x0 */
            uint32_t gpdac_b_rng    : 2;  /* [19:18],        r/w,        0x3 */
            uint32_t gpdac_b_outmux : 3;  /* [22:20],        r/w,        0x0 */
            uint32_t reserved_23_31 : 9;  /* [31:23],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } dac_cfg2;

    /* 0x12C : dac_cfg3 */
    union {
        struct {
            uint32_t gpdac_b_data   : 12; /* [11: 0],        r/w,        0x0 */
            uint32_t reserved_12_15 : 4;  /* [15:12],       rsvd,        0x0 */
            uint32_t gpdac_a_data   : 12; /* [27:16],        r/w,        0x0 */
            uint32_t reserved_28_31 : 4;  /* [31:28],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } dac_cfg3;

    /* 0x130 : dma_cfg0 */
    union {
        struct {
            uint32_t reserved_0_23 : 24; /* [23: 0],       rsvd,        0x0 */
            uint32_t dma_clk_en    : 8;  /* [31:24],        r/w,       0xff */
        } BF;
        uint32_t WORD;
    } dma_cfg0;

    /* 0x134 : dma_cfg1 */
    union {
        struct {
            uint32_t reserved_0_23 : 24; /* [23: 0],       rsvd,        0x0 */
            uint32_t dma2_clk_en   : 8;  /* [31:24],        r/w,       0xff */
        } BF;
        uint32_t WORD;
    } dma_cfg1;

    /* 0x138 : dma_cfg2 */
    union {
        struct {
            uint32_t reg_dma_cn_sel : 32; /* [31: 0],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } dma_cfg2;

    /* 0x13c  reserved */
    uint8_t RESERVED0x13c[4];

    /* 0x140 : ir_cfg0 */
    union {
        struct {
            uint32_t reserved_0_15  : 16; /* [15: 0],       rsvd,        0x0 */
            uint32_t ir_clk_div     : 6;  /* [21:16],        r/w,        0xf */
            uint32_t reserved_22    : 1;  /* [   22],       rsvd,        0x0 */
            uint32_t ir_clk_en      : 1;  /* [   23],        r/w,        0x1 */
            uint32_t reserved_24_31 : 8;  /* [31:24],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } ir_cfg0;

    /* 0x144 : ir_cfg1 */
    union {
        struct {
            uint32_t reserved_0_7   : 8;  /* [ 7: 0],       rsvd,        0x0 */
            uint32_t ir_rx_gpio_sel : 4;  /* [11: 8],        r/w,        0x0 */
            uint32_t reserved_12_31 : 20; /* [31:12],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } ir_cfg1;

    /* 0x148  reserved */
    uint8_t RESERVED0x148[8];

    /* 0x150 : uart_cfg0 */
    union {
        struct {
            uint32_t uart_clk_div      : 3;  /* [ 2: 0],        r/w,        0x7 */
            uint32_t reserved_3        : 1;  /* [    3],       rsvd,        0x0 */
            uint32_t uart_clk_en       : 1;  /* [    4],        r/w,        0x1 */
            uint32_t reserved_5_6      : 2;  /* [ 6: 5],       rsvd,        0x0 */
            uint32_t hbn_uart_clk_sel  : 1;  /* [    7],          r,        0x0 */
            uint32_t reserved_8_21     : 14; /* [21: 8],       rsvd,        0x0 */
            uint32_t hbn_uart_clk_sel2 : 1;  /* [   22],          r,        0x0 */
            uint32_t reserved_23_31    : 9;  /* [31:23],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } uart_cfg0;

    /* 0x154 : uart_cfg1 */
    union {
        struct {
            uint32_t uart_sig_0_sel : 4; /* [ 3: 0],        r/w,        0x0 */
            uint32_t uart_sig_1_sel : 4; /* [ 7: 4],        r/w,        0x1 */
            uint32_t uart_sig_2_sel : 4; /* [11: 8],        r/w,        0x2 */
            uint32_t uart_sig_3_sel : 4; /* [15:12],        r/w,        0x3 */
            uint32_t uart_sig_4_sel : 4; /* [19:16],        r/w,        0x4 */
            uint32_t uart_sig_5_sel : 4; /* [23:20],        r/w,        0x5 */
            uint32_t uart_sig_6_sel : 4; /* [27:24],        r/w,        0x8 */
            uint32_t uart_sig_7_sel : 4; /* [31:28],        r/w,        0x9 */
        } BF;
        uint32_t WORD;
    } uart_cfg1;

    /* 0x158 : uart_cfg2 */
    union {
        struct {
            uint32_t uart_sig_8_sel  : 4;  /* [ 3: 0],        r/w,        0x6 */
            uint32_t uart_sig_9_sel  : 4;  /* [ 7: 4],        r/w,        0x7 */
            uint32_t uart_sig_10_sel : 4;  /* [11: 8],        r/w,        0xa */
            uint32_t uart_sig_11_sel : 4;  /* [15:12],        r/w,        0xb */
            uint32_t reserved_16_31  : 16; /* [31:16],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } uart_cfg2;

    /* 0x15c  reserved */
    uint8_t RESERVED0x15c[20];

    /* 0x170 : sf_cfg0 */
    union {
        struct {
            uint32_t reserved_0_7   : 8;  /* [ 7: 0],       rsvd,        0x0 */
            uint32_t sf_clk_div     : 3;  /* [10: 8],        r/w,        0x3 */
            uint32_t sf_clk_en      : 1;  /* [   11],        r/w,        0x1 */
            uint32_t sf_clk_sel     : 2;  /* [13:12],        r/w,        0x2 */
            uint32_t sf_clk_sel2    : 2;  /* [15:14],        r/w,        0x0 */
            uint32_t reserved_16_31 : 16; /* [31:16],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } sf_cfg0;

    /* 0x174  reserved */
    uint8_t RESERVED0x174[12];

    /* 0x180 : i2c_cfg0 */
    union {
        struct {
            uint32_t reserved_0_15  : 16; /* [15: 0],       rsvd,        0x0 */
            uint32_t i2c_clk_div    : 8;  /* [23:16],        r/w,       0xff */
            uint32_t i2c_clk_en     : 1;  /* [   24],        r/w,        0x1 */
            uint32_t i2c_clk_sel    : 1;  /* [   25],        r/w,        0x0 */
            uint32_t reserved_26_31 : 6;  /* [31:26],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } i2c_cfg0;

    /* 0x184  reserved */
    uint8_t RESERVED0x184[12];

    /* 0x190 : i2s_cfg0 */
    union {
        struct {
            uint32_t reg_i2s_ref_clk_div    : 6;  /* [ 5: 0],        r/w,        0x1 */
            uint32_t reg_i2s_di_ref_clk_sel : 1;  /* [    6],        r/w,        0x0 */
            uint32_t reg_i2s_ref_clk_en     : 1;  /* [    7],        r/w,        0x1 */
            uint32_t reg_i2s_do_ref_clk_sel : 1;  /* [    8],        r/w,        0x0 */
            uint32_t reserved_9_31          : 23; /* [31: 9],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } i2s_cfg0;

    /* 0x194  reserved */
    uint8_t RESERVED0x194[28];

    /* 0x1B0 : spi_cfg0 */
    union {
        struct {
            uint32_t spi_clk_div    : 5;  /* [ 4: 0],        r/w,        0x3 */
            uint32_t reserved_5_7   : 3;  /* [ 7: 5],       rsvd,        0x0 */
            uint32_t spi_clk_en     : 1;  /* [    8],        r/w,        0x1 */
            uint32_t spi_clk_sel    : 1;  /* [    9],        r/w,        0x0 */
            uint32_t reserved_10_15 : 6;  /* [15:10],       rsvd,        0x0 */
            uint32_t spi_swap_set   : 4;  /* [19:16],        r/w,        0x0 */
            uint32_t reserved_20_31 : 12; /* [31:20],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } spi_cfg0;

    /* 0x1b4  reserved */
    uint8_t RESERVED0x1b4[12];

    /* 0x1C0 : pio_cfg0 */
    union {
        struct {
            uint32_t pio_clk_div    : 5;  /* [ 4: 0],        r/w,        0x3 */
            uint32_t reserved_5_7   : 3;  /* [ 7: 5],       rsvd,        0x0 */
            uint32_t pio_clk_en     : 1;  /* [    8],        r/w,        0x1 */
            uint32_t pio_clk_sel    : 1;  /* [    9],        r/w,        0x0 */
            uint32_t reserved_10_31 : 22; /* [31:10],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } pio_cfg0;

    /* 0x1c4  reserved */
    uint8_t RESERVED0x1c4[12];

    /* 0x1D0 : pwm_cfg0 */
    union {
        struct {
            uint32_t reg_pwm1_io_sel : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reserved_1_31   : 31; /* [31: 1],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } pwm_cfg0;

    /* 0x1d4  reserved */
    uint8_t RESERVED0x1d4[12];

    /* 0x1E0 : pdm_cfg0 */
    union {
        struct {
            uint32_t reg_pdm_io_sel : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reserved_1_31  : 31; /* [31: 1],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } pdm_cfg0;

    /* 0x1e4  reserved */
    uint8_t RESERVED0x1e4[12];

    /* 0x1F0 : dbi_cfg0 */
    union {
        struct {
            uint32_t dbi_clk_div    : 5;  /* [ 4: 0],        r/w,        0x3 */
            uint32_t reserved_5_7   : 3;  /* [ 7: 5],       rsvd,        0x0 */
            uint32_t dbi_clk_en     : 1;  /* [    8],        r/w,        0x1 */
            uint32_t dbi_clk_sel    : 1;  /* [    9],        r/w,        0x0 */
            uint32_t reserved_10_31 : 22; /* [31:10],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } dbi_cfg0;

    /* 0x1f4  reserved */
    uint8_t RESERVED0x1f4[92];

    /* 0x250 : dig_clk_cfg0 */
    union {
        struct {
            uint32_t dig_32k_div            : 11; /* [10: 0],        r/w,      0x3e8 */
            uint32_t reserved_11            : 1;  /* [   11],       rsvd,        0x0 */
            uint32_t dig_32k_en             : 1;  /* [   12],        r/w,        0x1 */
            uint32_t dig_32k_comp           : 1;  /* [   13],        r/w,        0x0 */
            uint32_t reserved_14_15         : 2;  /* [15:14],       rsvd,        0x0 */
            uint32_t dig_512k_div           : 7;  /* [22:16],        r/w,       0x3e */
            uint32_t reserved_23            : 1;  /* [   23],       rsvd,        0x0 */
            uint32_t dig_512k_en            : 1;  /* [   24],        r/w,        0x1 */
            uint32_t dig_512k_comp          : 1;  /* [   25],        r/w,        0x1 */
            uint32_t reserved_26_27         : 2;  /* [27:26],       rsvd,        0x0 */
            uint32_t dig_clk_src_sel        : 2;  /* [29:28],        r/w,        0x0 */
            uint32_t reserved_30            : 1;  /* [   30],       rsvd,        0x0 */
            uint32_t reg_en_platform_wakeup : 1;  /* [   31],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } dig_clk_cfg0;

    /* 0x254 : dig_clk_cfg1 */
    union {
        struct {
            uint32_t reg_isp_muxpll_80m_sel  : 2;  /* [ 1: 0],        r/w,        0x0 */
            uint32_t reserved_2_7            : 6;  /* [ 7: 2],       rsvd,        0x0 */
            uint32_t reg_top_muxpll_80m_sel  : 2;  /* [ 9: 8],        r/w,        0x0 */
            uint32_t reg_top_muxpll_160m_sel : 2;  /* [11:10],        r/w,        0x0 */
            uint32_t reserved_12_31          : 20; /* [31:12],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } dig_clk_cfg1;

    /* 0x258 : dig_clk_cfg2 */
    union {
        struct {
            uint32_t chip_clk_out_0_sel : 2;  /* [ 1: 0],        r/w,        0x0 */
            uint32_t chip_clk_out_1_sel : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t chip_clk_out_2_sel : 2;  /* [ 5: 4],        r/w,        0x0 */
            uint32_t chip_clk_out_3_sel : 2;  /* [ 7: 6],        r/w,        0x0 */
            uint32_t chip_clk_out_0_en  : 1;  /* [    8],        r/w,        0x1 */
            uint32_t chip_clk_out_1_en  : 1;  /* [    9],        r/w,        0x1 */
            uint32_t chip_clk_out_2_en  : 1;  /* [   10],        r/w,        0x1 */
            uint32_t chip_clk_out_3_en  : 1;  /* [   11],        r/w,        0x1 */
            uint32_t gpio_tmr_clk_sel   : 2;  /* [13:12],        r/w,        0x0 */
            uint32_t reserved_14_31     : 18; /* [31:14],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } dig_clk_cfg2;

    /* 0x25C : dig_clk_cfg3 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } dig_clk_cfg3;

    /* 0x260 : rf_cfg0 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } rf_cfg0;

    /* 0x264  reserved */
    uint8_t RESERVED0x264[124];

    /* 0x2E0 : dbg_cfg0 */
    union {
        struct {
            uint32_t reg_dbg_ll_ctrl : 30; /* [29: 0],        r/w,        0x0 */
            uint32_t reg_dbg_ll_sel  : 2;  /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } dbg_cfg0;

    /* 0x2E4 : dbg_cfg1 */
    union {
        struct {
            uint32_t reg_dbg_lh_ctrl : 30; /* [29: 0],        r/w,        0x0 */
            uint32_t reg_dbg_lh_sel  : 2;  /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } dbg_cfg1;

    /* 0x2E8 : dbg_cfg2 */
    union {
        struct {
            uint32_t reg_dbg_hl_ctrl : 30; /* [29: 0],        r/w,        0x0 */
            uint32_t reg_dbg_hl_sel  : 2;  /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } dbg_cfg2;

    /* 0x2EC : dbg_cfg3 */
    union {
        struct {
            uint32_t reg_dbg_hh_ctrl : 30; /* [29: 0],        r/w,        0x0 */
            uint32_t reg_dbg_hh_sel  : 2;  /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } dbg_cfg3;

    /* 0x2F0 : dbg_cfg4 */
    union {
        struct {
            uint32_t debug_oe : 1;  /* [    0],        r/w,        0x0 */
            uint32_t debug_i  : 31; /* [31: 1],          r,        0x0 */
        } BF;
        uint32_t WORD;
    } dbg_cfg4;

    /* 0x2f4  reserved */
    uint8_t RESERVED0x2f4[12];

    /* 0x300 : mbist_cfg0 */
    union {
        struct {
            uint32_t ocram_mbist_mode           : 4; /* [ 3: 0],        r/w,        0x0 */
            uint32_t wram_mbist_mode            : 2; /* [ 5: 4],        r/w,        0x0 */
            uint32_t reserved_6_7               : 2; /* [ 7: 6],       rsvd,        0x0 */
            uint32_t reg_wram_ocram_mbist_rst_n : 1; /* [    8],        r/w,        0x0 */
            uint32_t reserved_9_15              : 7; /* [15: 9],       rsvd,        0x0 */
            uint32_t ocram_mbist_done           : 4; /* [19:16],          r,        0x0 */
            uint32_t wram_mbist_done            : 2; /* [21:20],          r,        0x0 */
            uint32_t reserved_22_23             : 2; /* [23:22],       rsvd,        0x0 */
            uint32_t ocram_mbist_fail           : 4; /* [27:24],          r,        0x0 */
            uint32_t wram_mbist_fail            : 2; /* [29:28],          r,        0x0 */
            uint32_t reserved_30_31             : 2; /* [31:30],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } mbist_cfg0;

    /* 0x304 : mbist_cfg1 */
    union {
        struct {
            uint32_t top_mbist_mode      : 1; /* [    0],        r/w,        0x0 */
            uint32_t reserved_1_7        : 7; /* [ 7: 1],       rsvd,        0x0 */
            uint32_t reg_top_mbist_rst_n : 1; /* [    8],        r/w,        0x0 */
            uint32_t reserved_9_15       : 7; /* [15: 9],       rsvd,        0x0 */
            uint32_t ef_mbist_done       : 2; /* [17:16],          r,        0x0 */
            uint32_t usb_mbist_done      : 1; /* [   18],          r,        0x0 */
            uint32_t sdh_mbist_done      : 1; /* [   19],          r,        0x0 */
            uint32_t sec_mbist_done      : 1; /* [   20],          r,        0x0 */
            uint32_t sf_mbist_done       : 1; /* [   21],          r,        0x0 */
            uint32_t emac_mbist_done     : 1; /* [   22],          r,        0x0 */
            uint32_t reserved_23         : 1; /* [   23],       rsvd,        0x0 */
            uint32_t ef_mbist_fail       : 2; /* [25:24],          r,        0x0 */
            uint32_t usb_mbist_fail      : 1; /* [   26],          r,        0x0 */
            uint32_t sdh_mbist_fail      : 1; /* [   27],          r,        0x0 */
            uint32_t sec_mbist_fail      : 1; /* [   28],          r,        0x0 */
            uint32_t sf_mbist_fail       : 1; /* [   29],          r,        0x0 */
            uint32_t emac_mbist_fail     : 1; /* [   30],          r,        0x0 */
            uint32_t reserved_31         : 1; /* [   31],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } mbist_cfg1;

    /* 0x308  reserved */
    uint8_t RESERVED0x308[24];

    /* 0x320 : bmx_cfg0 */
    union {
        struct {
            uint32_t reg_bmx_timeout_en  : 4; /* [ 3: 0],        r/w,        0x0 */
            uint32_t reserved_4          : 1; /* [    4],       rsvd,        0x0 */
            uint32_t reg_bmx_arb_mode    : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_bmx_timeout_clr : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7_10       : 4; /* [10: 7],       rsvd,        0x0 */
            uint32_t sts_bmx_timeout_sts : 4; /* [14:11],          r,        0x0 */
            uint32_t reserved_15         : 1; /* [   15],       rsvd,        0x0 */
            uint32_t pds_apb_cfg         : 8; /* [23:16],        r/w,        0x0 */
            uint32_t hbn_apb_cfg         : 8; /* [31:24],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } bmx_cfg0;

    /* 0x324 : bmx_cfg1 */
    union {
        struct {
            uint32_t reg_bmx_berr_int_en : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_mcu_berr_int_en : 1;  /* [    1],        r/w,        0x0 */
            uint32_t reserved_2_15       : 14; /* [15: 2],       rsvd,        0x0 */
            uint32_t reg_bmx_qos_cpu     : 1;  /* [   16],        r/w,        0x0 */
            uint32_t reg_bmx_qos_sdu     : 1;  /* [   17],        r/w,        0x0 */
            uint32_t reg_bmx_qos_sec0    : 1;  /* [   18],        r/w,        0x0 */
            uint32_t reg_bmx_qos_sec1    : 1;  /* [   19],        r/w,        0x0 */
            uint32_t reg_bmx_qos_sec2    : 1;  /* [   20],        r/w,        0x0 */
            uint32_t reg_bmx_qos_dma     : 1;  /* [   21],        r/w,        0x0 */
            uint32_t reg_bmx_qos_cci     : 1;  /* [   22],        r/w,        0x0 */
            uint32_t reg_bmx_qos_pldma   : 1;  /* [   23],        r/w,        0x0 */
            uint32_t reg_bmx_qos_blem    : 1;  /* [   24],        r/w,        0x0 */
            uint32_t reg_bmx_qos_emacA   : 1;  /* [   25],        r/w,        0x0 */
            uint32_t reserved_26         : 1;  /* [   26],       rsvd,        0x0 */
            uint32_t reg_bmx_qos_sdhm    : 1;  /* [   27],        r/w,        0x0 */
            uint32_t bmx_dbg_sel         : 4;  /* [31:28],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } bmx_cfg1;

    /* 0x328 : bmx_cfg2 */
    union {
        struct {
            uint32_t reg_bmx_berr_en : 10; /* [ 9: 0],        r/w,      0x3ff */
            uint32_t reserved_10_15  : 6;  /* [15:10],       rsvd,        0x0 */
            uint32_t reg_mcu_berr_en : 1;  /* [   16],        r/w,        0x1 */
            uint32_t reserved_17_31  : 15; /* [31:17],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } bmx_cfg2;

    /* 0x32C : bmx_cfg3 */
    union {
        struct {
            uint32_t reg_bmx_berr_clr   : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_bmx_berr_last  : 1; /* [    1],        r/w,        0x0 */
            uint32_t reserved_2_7       : 6; /* [ 7: 2],       rsvd,        0x0 */
            uint32_t reg_mcu_berr_clr   : 1; /* [    8],        r/w,        0x0 */
            uint32_t reg_mcu_berr_last  : 1; /* [    9],        r/w,        0x0 */
            uint32_t reserved_10_15     : 6; /* [15:10],       rsvd,        0x0 */
            uint32_t sts_bmx_berr       : 1; /* [   16],          r,        0x0 */
            uint32_t sts_mcu_berr       : 1; /* [   17],          r,        0x0 */
            uint32_t reserved_18_23     : 6; /* [23:18],       rsvd,        0x0 */
            uint32_t sts_bmx_berr_write : 1; /* [   24],          r,        0x0 */
            uint32_t sts_mcu_berr_write : 1; /* [   25],          r,        0x0 */
            uint32_t reserved_26_31     : 6; /* [31:26],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } bmx_cfg3;

    /* 0x330 : bmx_cfg4 */
    union {
        struct {
            uint32_t sts_bmx_berr_src : 10; /* [ 9: 0],          r,        0x0 */
            uint32_t reserved_10_15   : 6;  /* [15:10],       rsvd,        0x0 */
            uint32_t sts_mcu_berr_src : 1;  /* [   16],          r,        0x0 */
            uint32_t reserved_17_23   : 7;  /* [23:17],       rsvd,        0x0 */
            uint32_t sts_mcu_berr_id  : 8;  /* [31:24],          r,        0x0 */
        } BF;
        uint32_t WORD;
    } bmx_cfg4;

    /* 0x334 : bmx_cfg5 */
    union {
        struct {
            uint32_t sts_bmx_berr_addr : 32; /* [31: 0],          r,        0x0 */
        } BF;
        uint32_t WORD;
    } bmx_cfg5;

    /* 0x338 : bmx_cfg6 */
    union {
        struct {
            uint32_t sts_mcu_berr_addr : 32; /* [31: 0],          r,        0x0 */
        } BF;
        uint32_t WORD;
    } bmx_cfg6;

    /* 0x33c  reserved */
    uint8_t RESERVED0x33c[4];

    /* 0x340 : audio_cfg0 */
    union {
        struct {
            uint32_t reserved_0_7          : 8;  /* [ 7: 0],       rsvd,        0x0 */
            uint32_t reg_audio_adc_clk_div : 6;  /* [13: 8],        r/w,        0x3 */
            uint32_t reserved_14           : 1;  /* [   14],       rsvd,        0x0 */
            uint32_t reg_audio_adc_clk_en  : 1;  /* [   15],        r/w,        0x1 */
            uint32_t reserved_16_30        : 15; /* [30:16],       rsvd,        0x0 */
            uint32_t reg_audio_auto_div_en : 1;  /* [   31],        r/w,        0x1 */
        } BF;
        uint32_t WORD;
    } audio_cfg0;

    /* 0x344 : audio_cfg1 */
    union {
        struct {
            uint32_t reserved_0_15          : 16; /* [15: 0],       rsvd,        0x0 */
            uint32_t reg_audio_solo_clk_div : 8;  /* [23:16],        r/w,        0x3 */
            uint32_t reg_audio_solo_clk_en  : 1;  /* [   24],        r/w,        0x1 */
            uint32_t reserved_25_31         : 7;  /* [31:25],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } audio_cfg1;

    /* 0x348  reserved */
    uint8_t RESERVED0x348[72];

    /* 0x390 : eth_cfg0 */
    union {
        struct {
            uint32_t reserved_0_4          : 5;  /* [ 4: 0],       rsvd,        0x0 */
            uint32_t cfg_sel_eth_ref_clk_o : 1;  /* [    5],        r/w,        0x0 */
            uint32_t cfg_inv_eth_ref_clk_o : 1;  /* [    6],        r/w,        0x1 */
            uint32_t cfg_inv_eth_tx_clk    : 1;  /* [    7],        r/w,        0x1 */
            uint32_t reserved_8_9          : 2;  /* [ 9: 8],       rsvd,        0x0 */
            uint32_t cfg_inv_eth_rx_clk    : 1;  /* [   10],        r/w,        0x1 */
            uint32_t reserved_11_31        : 21; /* [31:11],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } eth_cfg0;

    /* 0x394  reserved */
    uint8_t RESERVED0x394[140];

    /* 0x420 : cam_cfg0 */
    union {
        struct {
            uint32_t reserved_0_26           : 27; /* [26: 0],       rsvd,        0x0 */
            uint32_t reg_cam_ref_clk_en      : 1;  /* [   27],        r/w,        0x0 */
            uint32_t reg_cam_ref_clk_src_sel : 2;  /* [29:28],        r/w,        0x0 */
            uint32_t reg_cam_ref_clk_div     : 2;  /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } cam_cfg0;

    /* 0x424  reserved */
    uint8_t RESERVED0x424[12];

    /* 0x430 : sdh_cfg0 */
    union {
        struct {
            uint32_t reserved_0_8    : 9;  /* [ 8: 0],       rsvd,        0x0 */
            uint32_t reg_sdh_clk_div : 3;  /* [11: 9],        r/w,        0x0 */
            uint32_t reg_sdh_clk_sel : 1;  /* [   12],        r/w,        0x0 */
            uint32_t reg_sdh_clk_en  : 1;  /* [   13],        r/w,        0x1 */
            uint32_t reserved_14_31  : 18; /* [31:14],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } sdh_cfg0;

    /* 0x434  reserved */
    uint8_t RESERVED0x434[12];

    /* 0x440 : sdio_cfg0 */
    union {
        struct {
            uint32_t reg_sdio_int_sys_dis : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_sd_rst_sd_dis    : 1;  /* [    1],        r/w,        0x0 */
            uint32_t reg_sdu_rst_sd_dis   : 1;  /* [    2],        r/w,        0x0 */
            uint32_t reg_sys_rst_sd_en    : 1;  /* [    3],        r/w,        0x0 */
            uint32_t reserved_4_11        : 8;  /* [11: 4],       rsvd,        0x0 */
            uint32_t sdu_cmdRcvd          : 1;  /* [   12],          r,        0x0 */
            uint32_t sdu_clk_switch_ok    : 1;  /* [   13],          r,        0x0 */
            uint32_t sd_pwup              : 1;  /* [   14],          r,        0x0 */
            uint32_t reserved_15          : 1;  /* [   15],       rsvd,        0x0 */
            uint32_t sdu_dbg              : 16; /* [31:16],          r,        0x0 */
        } BF;
        uint32_t WORD;
    } sdio_cfg0;

    /* 0x444  reserved */
    uint8_t RESERVED0x444[76];

    /* 0x490 : tzc_cfg0 */
    union {
        struct {
            uint32_t reserved_0_11           : 12; /* [11: 0],       rsvd,        0x0 */
            uint32_t tzc_glb_pwron_rst_lock  : 1;  /* [   12],          r,        0x0 */
            uint32_t tzc_glb_cpu_reset_lock  : 1;  /* [   13],          r,        0x0 */
            uint32_t tzc_glb_sys_reset_lock  : 1;  /* [   14],          r,        0x0 */
            uint32_t tzc_glb_cpu2_reset_lock : 1;  /* [   15],          r,        0x0 */
            uint32_t reserved_16_20          : 5;  /* [20:16],       rsvd,        0x0 */
            uint32_t tzc_glb_pwr_lock        : 1;  /* [   21],          r,        0x0 */
            uint32_t tzc_glb_int_lock        : 1;  /* [   22],          r,        0x0 */
            uint32_t reserved_23             : 1;  /* [   23],       rsvd,        0x0 */
            uint32_t tzc_glb_cpupll_lock     : 1;  /* [   24],          r,        0x0 */
            uint32_t tzc_glb_misc_lock       : 1;  /* [   25],          r,        0x0 */
            uint32_t tzc_glb_sram_lock       : 1;  /* [   26],          r,        0x0 */
            uint32_t tzc_glb_swrst_lock      : 1;  /* [   27],          r,        0x0 */
            uint32_t tzc_glb_bmx_lock        : 1;  /* [   28],          r,        0x0 */
            uint32_t tzc_glb_dbg_lock        : 1;  /* [   29],          r,        0x0 */
            uint32_t tzc_glb_mbist_lock      : 1;  /* [   30],          r,        0x0 */
            uint32_t tzc_glb_clk_lock        : 1;  /* [   31],          r,        0x0 */
        } BF;
        uint32_t WORD;
    } tzc_cfg0;

    /* 0x494  reserved */
    uint8_t RESERVED0x494[124];

    /* 0x510 : glb_parm_cfg0 */
    union {
        struct {
            uint32_t reserved_0_1           : 2; /* [ 1: 0],       rsvd,        0x0 */
            uint32_t uart_swap_set          : 4; /* [ 5: 2],        r/w,        0x0 */
            uint32_t reserved_6_7           : 2; /* [ 7: 6],       rsvd,        0x0 */
            uint32_t swap_sflash_io_3_io_0  : 1; /* [    8],        r/w,        0x1 */
            uint32_t sel_embedded_sflash    : 1; /* [    9],        r/w,        0x1 */
            uint32_t swap_sflash_io_2_cs    : 1; /* [   10],        r/w,        0x0 */
            uint32_t swap_sflash2_io_3_io_0 : 1; /* [   11],        r/w,        0x1 */
            uint32_t reg_spi_0_master_mode  : 1; /* [   12],        r/w,        0x0 */
            uint32_t reg_spi_0_swap         : 1; /* [   13],        r/w,        0x0 */
            uint32_t reserved_14            : 1; /* [   14],       rsvd,        0x0 */
            uint32_t ant_switch_sel         : 1; /* [   15],        r/w,        0x0 */
            uint32_t reserved_16_18         : 3; /* [18:16],       rsvd,        0x0 */
            uint32_t p3_cci_use_io_10_13    : 1; /* [   19],        r/w,        0x0 */
            uint32_t reserved_20_28         : 9; /* [28:20],       rsvd,        0x0 */
            uint32_t audio_test_mode        : 1; /* [   29],        r/w,        0x0 */
            uint32_t sel_rf_audio_test      : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } glb_parm_cfg0;

    /* 0x514  reserved */
    uint8_t RESERVED0x514[12];

    /* 0x520 : debug_cfg0 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } debug_cfg0;

    /* 0x524 : debug_cfg1 */
    union {
        struct {
            uint32_t reserved_0_19      : 20; /* [19: 0],       rsvd,        0x0 */
            uint32_t debug_ndreset_gate : 1;  /* [   20],        r/w,        0x0 */
            uint32_t reserved_21_31     : 11; /* [31:21],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } debug_cfg1;

    /* 0x528  reserved */
    uint8_t RESERVED0x528[8];

    /* 0x530 : reset_sts0 */
    union {
        struct {
            uint32_t top_reset_recorder     : 7;  /* [ 6: 0],          r,        0x0 */
            uint32_t clr_top_reset_recorder : 1;  /* [    7],        r/w,        0x0 */
            uint32_t reserved_8_31          : 24; /* [31: 8],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } reset_sts0;

    /* 0x534  reserved */
    uint8_t RESERVED0x534[12];

    /* 0x540 : swrst_s1_ext + swrst_s3 + swrst_s2 */
    union {
        struct {
            uint32_t swrst_s00                : 1; /* [    0],        r/w,        0x0 */
            uint32_t swrst_s01                : 1; /* [    1],        r/w,        0x0 */
            uint32_t reserved_2_3             : 2; /* [ 3: 2],       rsvd,        0x0 */
            uint32_t swrst_s20                : 1; /* [    4],        r/w,        0x0 */
            uint32_t reserved_5_7             : 3; /* [ 7: 5],       rsvd,        0x0 */
            uint32_t swrst_s30                : 1; /* [    8],        r/w,        0x0 */
            uint32_t swrst_s31                : 1; /* [    9],        r/w,        0x0 */
            uint32_t swrst_s32                : 1; /* [   10],        r/w,        0x0 */
            uint32_t swrst_s33                : 1; /* [   11],        r/w,        0x0 */
            uint32_t reserved_12_15           : 4; /* [15:12],       rsvd,        0x0 */
            uint32_t swrst_s1_ext_emi_misc    : 1; /* [   16],        r/w,        0x0 */
            uint32_t swrst_s1_ext_psram0_ctrl : 1; /* [   17],        r/w,        0x0 */
            uint32_t swrst_s1_ext_psram1_ctrl : 1; /* [   18],        r/w,        0x0 */
            uint32_t swrst_s1_ext_usb         : 1; /* [   19],        r/w,        0x0 */
            uint32_t swrst_s1_ext_mix2        : 1; /* [   20],        r/w,        0x0 */
            uint32_t swrst_s1_ext_audio       : 1; /* [   21],        r/w,        0x0 */
            uint32_t swrst_s1_ext_sdh         : 1; /* [   22],        r/w,        0x0 */
            uint32_t swrst_s1_ext_emac        : 1; /* [   23],        r/w,        0x0 */
            uint32_t swrst_s1_ext_dma2        : 1; /* [   24],        r/w,        0x0 */
            uint32_t swrst_d2xA               : 1; /* [   25],        r/w,        0x0 */
            uint32_t swrst_d2xB               : 1; /* [   26],        r/w,        0x0 */
            uint32_t swrst_jenc               : 1; /* [   27],        r/w,        0x0 */
            uint32_t swrst_s1_ext_pio         : 1; /* [   28],        r/w,        0x0 */
            uint32_t reserved_29_31           : 3; /* [31:29],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } swrst_cfg0;

    /* 0x544 : swrst_s1 */
    union {
        struct {
            uint32_t swrst_s10  : 1; /* [    0],        r/w,        0x0 */
            uint32_t swrst_s11  : 1; /* [    1],        r/w,        0x0 */
            uint32_t swrst_s12  : 1; /* [    2],        r/w,        0x0 */
            uint32_t swrst_s13  : 1; /* [    3],        r/w,        0x0 */
            uint32_t swrst_s14  : 1; /* [    4],        r/w,        0x0 */
            uint32_t swrst_s15  : 1; /* [    5],        r/w,        0x0 */
            uint32_t swrst_s16  : 1; /* [    6],        r/w,        0x0 */
            uint32_t swrst_s17  : 1; /* [    7],        r/w,        0x0 */
            uint32_t swrst_s18  : 1; /* [    8],        r/w,        0x0 */
            uint32_t swrst_s19  : 1; /* [    9],        r/w,        0x0 */
            uint32_t swrst_s1a  : 1; /* [   10],        r/w,        0x0 */
            uint32_t swrst_s1b  : 1; /* [   11],        r/w,        0x0 */
            uint32_t swrst_s1c  : 1; /* [   12],        r/w,        0x0 */
            uint32_t swrst_s1d  : 1; /* [   13],        r/w,        0x0 */
            uint32_t swrst_s1e  : 1; /* [   14],        r/w,        0x0 */
            uint32_t swrst_s1f  : 1; /* [   15],        r/w,        0x0 */
            uint32_t swrst_s1a0 : 1; /* [   16],        r/w,        0x0 */
            uint32_t swrst_s1a1 : 1; /* [   17],        r/w,        0x0 */
            uint32_t swrst_s1a2 : 1; /* [   18],        r/w,        0x0 */
            uint32_t swrst_s1a3 : 1; /* [   19],        r/w,        0x0 */
            uint32_t swrst_s1a4 : 1; /* [   20],        r/w,        0x0 */
            uint32_t swrst_s1a5 : 1; /* [   21],        r/w,        0x0 */
            uint32_t swrst_s1a6 : 1; /* [   22],        r/w,        0x0 */
            uint32_t swrst_s1a7 : 1; /* [   23],        r/w,        0x0 */
            uint32_t swrst_s1a8 : 1; /* [   24],        r/w,        0x0 */
            uint32_t swrst_s1a9 : 1; /* [   25],        r/w,        0x0 */
            uint32_t swrst_s1aa : 1; /* [   26],        r/w,        0x0 */
            uint32_t swrst_s1ab : 1; /* [   27],        r/w,        0x0 */
            uint32_t swrst_s1ac : 1; /* [   28],        r/w,        0x0 */
            uint32_t swrst_s1ad : 1; /* [   29],        r/w,        0x0 */
            uint32_t swrst_s1ae : 1; /* [   30],        r/w,        0x0 */
            uint32_t swrst_s1af : 1; /* [   31],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } swrst_cfg1;

    /* 0x548 : swrst_cfg2 */
    union {
        struct {
            uint32_t reg_ctrl_pwron_rst   : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_ctrl_cpu_reset   : 1;  /* [    1],        r/w,        0x0 */
            uint32_t reg_ctrl_sys_reset   : 1;  /* [    2],        r/w,        0x0 */
            uint32_t reg_ctrl_pico_reset  : 1;  /* [    3],        r/w,        0x0 */
            uint32_t reg_ctrl_cpu2_reset  : 1;  /* [    4],        r/w,        0x1 */
            uint32_t reg_ctrl_chip_reset  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_23        : 18; /* [23: 6],       rsvd,        0x0 */
            uint32_t pka_clk_sel          : 1;  /* [   24],        r/w,        0x0 */
            uint32_t reserved_25_27       : 3;  /* [27:25],       rsvd,        0x0 */
            uint32_t reg_ctrl_reset_dummy : 4;  /* [31:28],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } swrst_cfg2;

    /* 0x54C : Disable hreset */
    union {
        struct {
            uint32_t reserved_0_1   : 2; /* [ 1: 0],       rsvd,        0x0 */
            uint32_t disrst_s12     : 1; /* [    2],        r/w,        0x0 */
            uint32_t reserved_3     : 1; /* [    3],       rsvd,        0x0 */
            uint32_t disrst_s14     : 1; /* [    4],        r/w,        0x0 */
            uint32_t reserved_5_7   : 3; /* [ 7: 5],       rsvd,        0x0 */
            uint32_t disrst_s18     : 1; /* [    8],        r/w,        0x0 */
            uint32_t reserved_9_10  : 2; /* [10: 9],       rsvd,        0x0 */
            uint32_t disrst_s1b     : 1; /* [   11],        r/w,        0x0 */
            uint32_t reserved_12_15 : 4; /* [15:12],       rsvd,        0x0 */
            uint32_t disrst_s1a0    : 1; /* [   16],        r/w,        0x0 */
            uint32_t disrst_s1a1    : 1; /* [   17],        r/w,        0x0 */
            uint32_t disrst_s1a2    : 1; /* [   18],        r/w,        0x0 */
            uint32_t disrst_s1a3    : 1; /* [   19],        r/w,        0x0 */
            uint32_t disrst_s1a4    : 1; /* [   20],        r/w,        0x0 */
            uint32_t disrst_s1a5    : 1; /* [   21],        r/w,        0x0 */
            uint32_t disrst_s1a6    : 1; /* [   22],        r/w,        0x0 */
            uint32_t disrst_s1a7    : 1; /* [   23],        r/w,        0x0 */
            uint32_t disrst_s1a8    : 1; /* [   24],        r/w,        0x0 */
            uint32_t disrst_s1a9    : 1; /* [   25],        r/w,        0x0 */
            uint32_t disrst_s1aa    : 1; /* [   26],        r/w,        0x0 */
            uint32_t reserved_27_31 : 5; /* [31:27],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } swrst_cfg3;

    /* 0x550  reserved */
    uint8_t RESERVED0x550[48];

    /* 0x580 : cgen_m */
    union {
        struct {
            uint32_t cgen_m_cpu    : 1;  /* [    0],        r/w,        0x1 */
            uint32_t cgen_m_sdu    : 1;  /* [    1],        r/w,        0x1 */
            uint32_t cgen_m_sec    : 1;  /* [    2],        r/w,        0x1 */
            uint32_t cgen_m_dma    : 1;  /* [    3],        r/w,        0x1 */
            uint32_t cgen_m_cci    : 1;  /* [    4],        r/w,        0x1 */
            uint32_t reserved_5_31 : 27; /* [31: 5],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } cgen_cfg0;

    /* 0x584 : cgen_s1a + cgen_s1 */
    union {
        struct {
            uint32_t cgen_s1_rsvd0   : 1; /* [    0],        r/w,        0x1 */
            uint32_t reserved_1      : 1; /* [    1],       rsvd,        0x0 */
            uint32_t cgen_s1_gpip    : 1; /* [    2],        r/w,        0x1 */
            uint32_t cgen_s1_sec_dbg : 1; /* [    3],        r/w,        0x1 */
            uint32_t cgen_s1_sec_eng : 1; /* [    4],        r/w,        0x1 */
            uint32_t cgen_s1_tz      : 1; /* [    5],        r/w,        0x1 */
            uint32_t cgen_s1_rsvd6   : 1; /* [    6],        r/w,        0x1 */
            uint32_t cgen_s1_ef_ctrl : 1; /* [    7],        r/w,        0x1 */
            uint32_t cgen_s1_rsvd8   : 1; /* [    8],        r/w,        0x1 */
            uint32_t cgen_s1_rsvd9   : 1; /* [    9],        r/w,        0x1 */
            uint32_t cgen_s1_rsvd10  : 1; /* [   10],        r/w,        0x1 */
            uint32_t cgen_s1_sf_ctrl : 1; /* [   11],        r/w,        0x1 */
            uint32_t cgen_s1_dma     : 1; /* [   12],        r/w,        0x0 */
            uint32_t cgen_s1_rsvd13  : 1; /* [   13],        r/w,        0x0 */
            uint32_t cgen_s1_rsvd14  : 1; /* [   14],        r/w,        0x1 */
            uint32_t cgen_s1_rsvd15  : 1; /* [   15],        r/w,        0x1 */
            uint32_t cgen_s1a_uart0  : 1; /* [   16],        r/w,        0x1 */
            uint32_t cgen_s1a_uart1  : 1; /* [   17],        r/w,        0x1 */
            uint32_t cgen_s1a_spi    : 1; /* [   18],        r/w,        0x0 */
            uint32_t cgen_s1a_i2c    : 1; /* [   19],        r/w,        0x0 */
            uint32_t cgen_s1a_pwm    : 1; /* [   20],        r/w,        0x0 */
            uint32_t cgen_s1a_timer  : 1; /* [   21],        r/w,        0x1 */
            uint32_t cgen_s1a_ir     : 1; /* [   22],        r/w,        0x0 */
            uint32_t cgen_s1a_cks    : 1; /* [   23],        r/w,        0x0 */
            uint32_t cgen_s1a_dbi    : 1; /* [   24],        r/w,        0x1 */
            uint32_t cgen_s1a_i2c1   : 1; /* [   25],        r/w,        0x1 */
            uint32_t cgen_s1a_uart2  : 1; /* [   26],        r/w,        0x0 */
            uint32_t cgen_s1a_rsvd11 : 1; /* [   27],        r/w,        0x1 */
            uint32_t cgen_s1a_rsvd12 : 1; /* [   28],        r/w,        0x1 */
            uint32_t cgen_s1a_rsvd13 : 1; /* [   29],        r/w,        0x0 */
            uint32_t cgen_s1a_rsvd14 : 1; /* [   30],        r/w,        0x0 */
            uint32_t cgen_s1a_rsvd15 : 1; /* [   31],        r/w,        0x1 */
        } BF;
        uint32_t WORD;
    } cgen_cfg1;

    /* 0x588 : cgen_s1_ext + cgen_s3 */
    union {
        struct {
            uint32_t cgen_s0                 : 1; /* [    0],        r/w,        0x1 */
            uint32_t reserved_1_3            : 3; /* [ 3: 1],       rsvd,        0x0 */
            uint32_t cgen_s2_wifi            : 1; /* [    4],        r/w,        0x1 */
            uint32_t reserved_5_9            : 5; /* [ 9: 5],       rsvd,        0x0 */
            uint32_t cgen_s3_bt_ble2         : 1; /* [   10],        r/w,        0x1 */
            uint32_t cgen_s3_m1542           : 1; /* [   11],        r/w,        0x1 */
            uint32_t reserved_12_15          : 4; /* [15:12],       rsvd,        0x0 */
            uint32_t cgen_s1_ext_emi_misc    : 1; /* [   16],        r/w,        0x1 */
            uint32_t cgen_s1_ext_psram0_ctrl : 1; /* [   17],        r/w,        0x1 */
            uint32_t cgen_s1_ext_psram_ctrl  : 1; /* [   18],        r/w,        0x1 */
            uint32_t cgen_s1_ext_usb         : 1; /* [   19],        r/w,        0x1 */
            uint32_t cgen_s1_ext_mix2        : 1; /* [   20],        r/w,        0x1 */
            uint32_t cgen_s1_ext_audio       : 1; /* [   21],        r/w,        0x1 */
            uint32_t cgen_s1_ext_sdh         : 1; /* [   22],        r/w,        0x1 */
            uint32_t cgen_s1_ext_emac        : 1; /* [   23],        r/w,        0x1 */
            uint32_t cgen_s1_ext_dma2        : 1; /* [   24],        r/w,        0x1 */
            uint32_t cgen_s1_ext_pio         : 1; /* [   25],        r/w,        0x1 */
            uint32_t cgen_s1_ext_rsvd10      : 1; /* [   26],        r/w,        0x1 */
            uint32_t cgen_s1_ext_rsvd11      : 1; /* [   27],        r/w,        0x1 */
            uint32_t reserved_28_31          : 4; /* [31:28],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } cgen_cfg2;

    /* 0x58C : cgen_cfg3 */
    union {
        struct {
            uint32_t reserved_0_1             : 2;  /* [ 1: 0],       rsvd,        0x0 */
            uint32_t cgen_isp_wifipll_80m     : 1;  /* [    2],        r/w,        0x1 */
            uint32_t cgen_isp_aupll_div5      : 1;  /* [    3],        r/w,        0x1 */
            uint32_t cgen_isp_aupll_div6      : 1;  /* [    4],        r/w,        0x1 */
            uint32_t cgen_top_aupll_div5      : 1;  /* [    5],        r/w,        0x1 */
            uint32_t cgen_top_aupll_div6      : 1;  /* [    6],        r/w,        0x1 */
            uint32_t cgen_psramB_wifipll_320m : 1;  /* [    7],        r/w,        0x1 */
            uint32_t cgen_psramB_aupll_div1   : 1;  /* [    8],        r/w,        0x1 */
            uint32_t reserved_9_12            : 4;  /* [12: 9],       rsvd,        0x0 */
            uint32_t cgen_top_wifipll_240m    : 1;  /* [   13],        r/w,        0x1 */
            uint32_t cgen_top_wifipll_320m    : 1;  /* [   14],        r/w,        0x1 */
            uint32_t cgen_top_aupll_div2      : 1;  /* [   15],        r/w,        0x1 */
            uint32_t cgen_top_aupll_div1      : 1;  /* [   16],        r/w,        0x1 */
            uint32_t reserved_17_31           : 15; /* [31:17],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } cgen_cfg3;

    /* 0x590  reserved */
    uint8_t RESERVED0x590[48];

    /* 0x5C0 : hw_rsv0 */
    union {
        struct {
            uint32_t rsvd_31_0 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } hw_rsv0;

    /* 0x5C4 : hw_rsv1 */
    union {
        struct {
            uint32_t rsvd_31_0 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } hw_rsv1;

    /* 0x5C8 : hw_rsv2 */
    union {
        struct {
            uint32_t rsvd_31_0 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } hw_rsv2;

    /* 0x5CC : hw_rsv3 */
    union {
        struct {
            uint32_t rsvd_31_0 : 32; /* [31: 0],       rsvd, 0xffffffff */
        } BF;
        uint32_t WORD;
    } hw_rsv3;

    /* 0x5d0  reserved */
    uint8_t RESERVED0x5d0[48];

    /* 0x600 : reg_sram_ret */
    union {
        struct {
            uint32_t cr_mcu_cache_ret : 2;  /* [ 1: 0],        r/w,        0x0 */
            uint32_t cr_mcu_hsram_ret : 4;  /* [ 5: 2],        r/w,        0x0 */
            uint32_t reserved_6_7     : 2;  /* [ 7: 6],       rsvd,        0x0 */
            uint32_t cr_wb_ram_ret    : 1;  /* [    8],        r/w,        0x0 */
            uint32_t cr_misc_ram_ret  : 2;  /* [10: 9],        r/w,        0x0 */
            uint32_t reserved_11_31   : 21; /* [31:11],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } sram_cfg0;

    /* 0x604 : reg_sram_slp */
    union {
        struct {
            uint32_t cr_mcu_cache_slp : 2;  /* [ 1: 0],        r/w,        0x0 */
            uint32_t cr_mcu_hsram_slp : 4;  /* [ 5: 2],        r/w,        0x0 */
            uint32_t cr_mcu_rom_slp   : 2;  /* [ 7: 6],        r/w,        0x0 */
            uint32_t cr_wb_ram_slp    : 1;  /* [    8],        r/w,        0x0 */
            uint32_t cr_misc_ram_slp  : 2;  /* [10: 9],        r/w,        0x0 */
            uint32_t reserved_11_31   : 21; /* [31:11],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } sram_cfg1;

    /* 0x608 : reg_sram_parm */
    union {
        struct {
            uint32_t cr_mcu_cache_dvse : 1;  /* [    0],        r/w,        0x0 */
            uint32_t cr_mcu_hsram_dvse : 1;  /* [    1],        r/w,        0x0 */
            uint32_t cr_mcu_rom_dvse   : 1;  /* [    2],        r/w,        0x0 */
            uint32_t cr_wb_ram_dvse    : 1;  /* [    3],        r/w,        0x0 */
            uint32_t cr_misc_ram_dvse  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t cr_ocram_dvse     : 1;  /* [    5],        r/w,        0x0 */
            uint32_t cr_wram_dvse      : 1;  /* [    6],        r/w,        0x0 */
            uint32_t reserved_7        : 1;  /* [    7],       rsvd,        0x0 */
            uint32_t cr_mcu_cache_nap  : 1;  /* [    8],        r/w,        0x0 */
            uint32_t cr_mcu_hsram_nap  : 1;  /* [    9],        r/w,        0x0 */
            uint32_t reserved_10       : 1;  /* [   10],       rsvd,        0x0 */
            uint32_t cr_wb_ram_nap     : 1;  /* [   11],        r/w,        0x0 */
            uint32_t cr_misc_ram_nap   : 1;  /* [   12],        r/w,        0x0 */
            uint32_t cr_ocram_nap      : 1;  /* [   13],        r/w,        0x0 */
            uint32_t cr_wram_nap       : 1;  /* [   14],        r/w,        0x0 */
            uint32_t reserved_15_31    : 17; /* [31:15],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } sram_cfg2;

    /* 0x60C : sram_cfg3 */
    union {
        struct {
            uint32_t em_sel        : 4;  /* [ 3: 0],        r/w,        0x3 */
            uint32_t reserved_4_31 : 28; /* [31: 4],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } sram_cfg3;

    /* 0x610 : reg_sram_parm2 */
    union {
        struct {
            uint32_t cr_mcu_cache_dvs : 4; /* [ 3: 0],        r/w,        0xc */
            uint32_t cr_mcu_hsram_dvs : 4; /* [ 7: 4],        r/w,        0xc */
            uint32_t cr_mcu_rom_dvs   : 4; /* [11: 8],        r/w,        0xc */
            uint32_t cr_wb_ram_dvs    : 4; /* [15:12],        r/w,        0xc */
            uint32_t cr_misc_ram_dvs  : 4; /* [19:16],        r/w,        0xc */
            uint32_t cr_ocram_dvs     : 4; /* [23:20],        r/w,        0xc */
            uint32_t cr_wram_dvs      : 4; /* [27:24],        r/w,        0xc */
            uint32_t reserved_28_31   : 4; /* [31:28],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } sram_cfg4;

    /* 0x614  reserved */
    uint8_t RESERVED0x614[12];

    /* 0x620 : psram_cfg0 */
    union {
        struct {
            uint32_t reserved_0_26      : 27; /* [26: 0],       rsvd,        0x0 */
            uint32_t reg_psramB_clk_en  : 1;  /* [   27],        r/w,        0x1 */
            uint32_t reg_psramB_clk_sel : 1;  /* [   28],        r/w,        0x0 */
            uint32_t reserved_29        : 1;  /* [   29],       rsvd,        0x0 */
            uint32_t reg_psramB_clk_div : 2;  /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } psram_cfg0;

    /* 0x624  reserved */
    uint8_t RESERVED0x624[204];

    /* 0x6F0 : proc_mon */
    union {
        struct {
            uint32_t pu_proc_mon         : 1;  /* [    0],        r/w,        0x0 */
            uint32_t osc_en_rvt          : 1;  /* [    1],        r/w,        0x0 */
            uint32_t osc_en_lvt          : 1;  /* [    2],        r/w,        0x0 */
            uint32_t osc_sel             : 1;  /* [    3],        r/w,        0x0 */
            uint32_t rstn_ringcount      : 1;  /* [    4],        r/w,        0x0 */
            uint32_t rstn_refcount       : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_7        : 2;  /* [ 7: 6],       rsvd,        0x0 */
            uint32_t refcount_div_onehot : 4;  /* [11: 8],        r/w,        0x4 */
            uint32_t ring_freq           : 16; /* [27:12],          r,        0x0 */
            uint32_t ring_freq_rdy       : 1;  /* [   28],          r,        0x0 */
            uint32_t reserved_29_31      : 3;  /* [31:29],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } proc_mon;

    /* 0x6f4  reserved */
    uint8_t RESERVED0x6f4[12];

    /* 0x700 : dll_cfg0 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } dll_cfg0;

    /* 0x704  reserved */
    uint8_t RESERVED0x704[268];

    /* 0x810 : wifi_pll_cfg0 */
    union {
        struct {
            uint32_t wifipll_sdm_rstb     : 1;  /* [    0],        r/w,        0x1 */
            uint32_t wifipll_postdiv_rstb : 1;  /* [    1],        r/w,        0x1 */
            uint32_t wifipll_fbdv_rstb    : 1;  /* [    2],        r/w,        0x1 */
            uint32_t wifipll_refdiv_rstb  : 1;  /* [    3],        r/w,        0x1 */
            uint32_t pu_wifipll_clktree   : 1;  /* [    4],        r/w,        0x1 */
            uint32_t pu_wifipll_postdiv   : 1;  /* [    5],        r/w,        0x1 */
            uint32_t pu_wifipll_fbdv      : 1;  /* [    6],        r/w,        0x1 */
            uint32_t pu_wifipll_clamp_op  : 1;  /* [    7],        r/w,        0x1 */
            uint32_t pu_wifipll_pfd       : 1;  /* [    8],        r/w,        0x1 */
            uint32_t pu_wifipll_cp        : 1;  /* [    9],        r/w,        0x1 */
            uint32_t pu_wifipll_sfreg     : 1;  /* [   10],        r/w,        0x0 */
            uint32_t pu_wifipll           : 1;  /* [   11],        r/w,        0x0 */
            uint32_t reserved_12_31       : 20; /* [31:12],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg0;

    /* 0x814 : wifi_pll_cfg1 */
    union {
        struct {
            uint32_t wifipll_postdiv      : 7; /* [ 6: 0],        r/w,       0x14 */
            uint32_t reserved_7           : 1; /* [    7],       rsvd,        0x0 */
            uint32_t wifipll_refdiv_ratio : 4; /* [11: 8],        r/w,        0x2 */
            uint32_t reserved_12_15       : 4; /* [15:12],       rsvd,        0x0 */
            uint32_t wifipll_refclk_sel   : 2; /* [17:16],        r/w,        0x1 */
            uint32_t reserved_18_19       : 2; /* [19:18],       rsvd,        0x0 */
            uint32_t wifipll_vg11_sel     : 2; /* [21:20],        r/w,        0x1 */
            uint32_t reserved_22_23       : 2; /* [23:22],       rsvd,        0x0 */
            uint32_t wifipll_vg13_sel     : 2; /* [25:24],        r/w,        0x1 */
            uint32_t reserved_26_31       : 6; /* [31:26],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg1;

    /* 0x818 : wifi_pll_cfg2 */
    union {
        struct {
            uint32_t wifipll_sel_cp_bias   : 1;  /* [    0],        r/w,        0x1 */
            uint32_t reserved_1_3          : 3;  /* [ 3: 1],       rsvd,        0x0 */
            uint32_t wifipll_icp_5u        : 2;  /* [ 5: 4],        r/w,        0x2 */
            uint32_t wifipll_icp_1u        : 2;  /* [ 7: 6],        r/w,        0x0 */
            uint32_t wifipll_int_frac_sw   : 1;  /* [    8],        r/w,        0x0 */
            uint32_t wifipll_cp_startup_en : 1;  /* [    9],        r/w,        0x1 */
            uint32_t wifipll_cp_opamp_en   : 1;  /* [   10],        r/w,        0x1 */
            uint32_t reserved_11_31        : 21; /* [31:11],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg2;

    /* 0x81C : wifi_pll_cfg3 */
    union {
        struct {
            uint32_t wifipll_c4_en    : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reserved_1_3     : 3;  /* [ 3: 1],       rsvd,        0x0 */
            uint32_t wifipll_r4       : 2;  /* [ 5: 4],        r/w,        0x2 */
            uint32_t reserved_6_7     : 2;  /* [ 7: 6],       rsvd,        0x0 */
            uint32_t wifipll_r4_short : 1;  /* [    8],        r/w,        0x1 */
            uint32_t reserved_9_11    : 3;  /* [11: 9],       rsvd,        0x0 */
            uint32_t wifipll_c3       : 2;  /* [13:12],        r/w,        0x2 */
            uint32_t wifipll_cz       : 2;  /* [15:14],        r/w,        0x1 */
            uint32_t wifipll_rz       : 3;  /* [18:16],        r/w,        0x3 */
            uint32_t reserved_19_31   : 13; /* [31:19],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg3;

    /* 0x820 : wifi_pll_cfg4 */
    union {
        struct {
            uint32_t wifipll_sel_sample_clk : 2;  /* [ 1: 0],        r/w,        0x1 */
            uint32_t reserved_2_3           : 2;  /* [ 3: 2],       rsvd,        0x0 */
            uint32_t wifipll_sel_fb_clk     : 2;  /* [ 5: 4],        r/w,        0x1 */
            uint32_t reserved_6_7           : 2;  /* [ 7: 6],       rsvd,        0x0 */
            uint32_t wifipll_sdmclk_sel     : 1;  /* [    8],        r/w,        0x0 */
            uint32_t reserved_9_31          : 23; /* [31: 9],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg4;

    /* 0x824 : wifi_pll_cfg5 */
    union {
        struct {
            uint32_t wifipll_vco_speed   : 3;  /* [ 2: 0],        r/w,        0x5 */
            uint32_t wifipll_vco_div3_en : 1;  /* [    3],        r/w,        0x1 */
            uint32_t wifipll_vco_div2_en : 1;  /* [    4],        r/w,        0x1 */
            uint32_t wifipll_vco_div1_en : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31       : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg5;

    /* 0x828 : wifi_pll_cfg6 */
    union {
        struct {
            uint32_t wifipll_sdmin         : 26; /* [25: 0],        r/w,  0x1800000 */
            uint32_t wifipll_sdm_bypass    : 1;  /* [   26],        r/w,        0x1 */
            uint32_t reserved_27_29        : 3;  /* [29:27],       rsvd,        0x0 */
            uint32_t wifipll_sdm_bypass_hw : 1;  /* [   30],          r,        0x0 */
            uint32_t wifipll_sdm_ctrl_hw   : 1;  /* [   31],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg6;

    /* 0x82C : wifi_pll_cfg7 */
    union {
        struct {
            uint32_t wifipll_sdm_order_sel    : 2;  /* [ 1: 0],        r/w,        0x2 */
            uint32_t reserved_2_3             : 2;  /* [ 3: 2],       rsvd,        0x0 */
            uint32_t wifipll_sdm_noi_prbs_sel : 2;  /* [ 5: 4],        r/w,        0x0 */
            uint32_t reserved_6_7             : 2;  /* [ 7: 6],       rsvd,        0x0 */
            uint32_t wifipll_sdm_noi_prbs_en  : 1;  /* [    8],        r/w,        0x0 */
            uint32_t reserved_9_11            : 3;  /* [11: 9],       rsvd,        0x0 */
            uint32_t wifipll_sdm_sig_prbs_sel : 2;  /* [13:12],        r/w,        0x0 */
            uint32_t reserved_14_15           : 2;  /* [15:14],       rsvd,        0x0 */
            uint32_t wifipll_sdm_sig_dith_sel : 2;  /* [17:16],        r/w,        0x0 */
            uint32_t reserved_18_31           : 14; /* [31:18],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg7;

    /* 0x830 : wifi_pll_cfg8 */
    union {
        struct {
            uint32_t wifipll_en_rf_div3     : 1;  /* [    0],        r/w,        0x0 */
            uint32_t wifipll_en_rf_div6     : 1;  /* [    1],        r/w,        0x0 */
            uint32_t wifipll_sel_div3_div6  : 1;  /* [    2],        r/w,        0x0 */
            uint32_t wifipll_sel_div6_div12 : 1;  /* [    3],        r/w,        0x0 */
            uint32_t wifipll_en_div3        : 1;  /* [    4],        r/w,        0x0 */
            uint32_t wifipll_en_div4        : 1;  /* [    5],        r/w,        0x0 */
            uint32_t wifipll_en_div5        : 1;  /* [    6],        r/w,        0x0 */
            uint32_t wifipll_en_div6        : 1;  /* [    7],        r/w,        0x0 */
            uint32_t wifipll_en_div8        : 1;  /* [    8],        r/w,        0x0 */
            uint32_t wifipll_en_div10       : 1;  /* [    9],        r/w,        0x0 */
            uint32_t wifipll_en_div12       : 1;  /* [   10],        r/w,        0x0 */
            uint32_t wifipll_en_div20       : 1;  /* [   11],        r/w,        0x0 */
            uint32_t wifipll_en_div30       : 1;  /* [   12],        r/w,        0x1 */
            uint32_t reserved_13_19         : 7;  /* [19:13],       rsvd,        0x0 */
            uint32_t wifipll_en_rf_div3_hw  : 1;  /* [   20],          r,        0x1 */
            uint32_t reserved_21_30         : 10; /* [30:21],       rsvd,        0x0 */
            uint32_t wifipll_en_ctrl_hw     : 1;  /* [   31],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg8;

    /* 0x834 : wifi_pll_cfg9 */
    union {
        struct {
            uint32_t wifipll_dc_tp_out_en     : 1;  /* [    0],        r/w,        0x0 */
            uint32_t ten_wifipll              : 1;  /* [    1],        r/w,        0x0 */
            uint32_t ten_wifipll_sfreg        : 1;  /* [    2],        r/w,        0x0 */
            uint32_t reserved_3               : 1;  /* [    3],       rsvd,        0x0 */
            uint32_t dten_wifipll_fin         : 1;  /* [    4],        r/w,        0x0 */
            uint32_t dten_wifipll_fref        : 1;  /* [    5],        r/w,        0x0 */
            uint32_t dten_wifipll_fsdm        : 1;  /* [    6],        r/w,        0x0 */
            uint32_t dten_wifipll_div30       : 1;  /* [    7],        r/w,        0x0 */
            uint32_t dten_wifipll_div10       : 1;  /* [    8],        r/w,        0x0 */
            uint32_t dten_wifipll_postdiv_clk : 1;  /* [    9],        r/w,        0x0 */
            uint32_t dten_usbpll_pclk         : 1;  /* [   10],        r/w,        0x0 */
            uint32_t dten_usbpll_clkout       : 1;  /* [   11],        r/w,        0x0 */
            uint32_t dten_sscdiv_pclk         : 1;  /* [   12],        r/w,        0x0 */
            uint32_t dten_sscdiv_clkout       : 1;  /* [   13],        r/w,        0x0 */
            uint32_t dtest_pulldown           : 1;  /* [   14],        r/w,        0x1 */
            uint32_t reserved_15_31           : 17; /* [31:15],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg9;

    /* 0x838 : wifi_pll_cfg10 */
    union {
        struct {
            uint32_t usbpll_sdmin            : 19; /* [18: 0],        r/w,    0x28000 */
            uint32_t reserved_19             : 1;  /* [   19],       rsvd,        0x0 */
            uint32_t usbpll_sdm_bypass       : 1;  /* [   20],        r/w,        0x0 */
            uint32_t usbpll_sdm_order_sel    : 1;  /* [   21],        r/w,        0x1 */
            uint32_t usbpll_sdm_sig_dith_sel : 2;  /* [23:22],        r/w,        0x0 */
            uint32_t usbpll_div2_en          : 1;  /* [   24],        r/w,        0x1 */
            uint32_t usbpll_clkout_en        : 1;  /* [   25],        r/w,        0x1 */
            uint32_t usbpll_sel_sample_clk   : 2;  /* [27:26],        r/w,        0x1 */
            uint32_t usbpll_rstb             : 1;  /* [   28],        r/w,        0x1 */
            uint32_t pu_usbpll_mmdiv         : 1;  /* [   29],        r/w,        0x0 */
            uint32_t reserved_30_31          : 2;  /* [31:30],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg10;

    /* 0x83C : wifi_pll_cfg11 */
    union {
        struct {
            uint32_t usbpll_ssc_cnt           : 9;  /* [ 8: 0],        r/w,       0xf0 */
            uint32_t usbpll_ssc_start         : 1;  /* [    9],        r/w,        0x1 */
            uint32_t usbpll_ssc_start_gate_en : 1;  /* [   10],        r/w,        0x0 */
            uint32_t reserved_11              : 1;  /* [   11],       rsvd,        0x0 */
            uint32_t usbpll_ssc_gain          : 3;  /* [14:12],        r/w,        0x3 */
            uint32_t reserved_15              : 1;  /* [   15],       rsvd,        0x0 */
            uint32_t usbpll_ssc_en            : 1;  /* [   16],        r/w,        0x0 */
            uint32_t reserved_17_31           : 15; /* [31:17],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg11;

    /* 0x840 : wifi_pll_cfg12 */
    union {
        struct {
            uint32_t sscdiv_sdmin            : 19; /* [18: 0],        r/w,    0x28000 */
            uint32_t reserved_19             : 1;  /* [   19],       rsvd,        0x0 */
            uint32_t sscdiv_sdm_bypass       : 1;  /* [   20],        r/w,        0x0 */
            uint32_t sscdiv_sdm_order_sel    : 1;  /* [   21],        r/w,        0x1 */
            uint32_t sscdiv_sdm_sig_dith_sel : 2;  /* [23:22],        r/w,        0x0 */
            uint32_t sscdiv_div2_en          : 1;  /* [   24],        r/w,        0x1 */
            uint32_t sscdiv_clkout_en        : 1;  /* [   25],        r/w,        0x1 */
            uint32_t sscdiv_sel_sample_clk   : 2;  /* [27:26],        r/w,        0x1 */
            uint32_t sscdiv_rstb             : 1;  /* [   28],        r/w,        0x1 */
            uint32_t pu_sscdiv_mmdiv         : 1;  /* [   29],        r/w,        0x0 */
            uint32_t reserved_30_31          : 2;  /* [31:30],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg12;

    /* 0x844 : wifi_pll_cfg13 */
    union {
        struct {
            uint32_t sscdiv_ssc_cnt           : 9;  /* [ 8: 0],        r/w,      0x1e0 */
            uint32_t sscdiv_ssc_start         : 1;  /* [    9],        r/w,        0x1 */
            uint32_t sscdiv_ssc_start_gate_en : 1;  /* [   10],        r/w,        0x0 */
            uint32_t reserved_11              : 1;  /* [   11],       rsvd,        0x0 */
            uint32_t sscdiv_ssc_gain          : 3;  /* [14:12],        r/w,        0x2 */
            uint32_t reserved_15              : 1;  /* [   15],       rsvd,        0x0 */
            uint32_t sscdiv_ssc_en            : 1;  /* [   16],        r/w,        0x0 */
            uint32_t reserved_17_31           : 15; /* [31:17],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg13;

    /* 0x848 : wifi_pll_cfg14 */
    union {
        struct {
            uint32_t wifipll_resv         : 16; /* [15: 0],        r/w,     0xff00 */
            uint32_t sscdiv_dl_ctrl       : 1;  /* [   16],        r/w,        0x0 */
            uint32_t usbpll_dl_ctrl       : 1;  /* [   17],        r/w,        0x0 */
            uint32_t wifipll_dl_ctrl_30   : 1;  /* [   18],        r/w,        0x0 */
            uint32_t wifipll_dl_ctrl_20   : 1;  /* [   19],        r/w,        0x0 */
            uint32_t wifipll_dl_ctrl_12   : 1;  /* [   20],        r/w,        0x0 */
            uint32_t wifipll_dl_ctrl_10   : 1;  /* [   21],        r/w,        0x0 */
            uint32_t wifipll_dl_ctrl_8    : 1;  /* [   22],        r/w,        0x0 */
            uint32_t wifipll_dl_ctrl_6_rf : 1;  /* [   23],        r/w,        0x0 */
            uint32_t wifipll_dl_ctrl_6    : 1;  /* [   24],        r/w,        0x0 */
            uint32_t wifipll_dl_ctrl_5    : 1;  /* [   25],        r/w,        0x0 */
            uint32_t wifipll_dl_ctrl_4    : 1;  /* [   26],        r/w,        0x0 */
            uint32_t wifipll_dl_ctrl_3_rf : 1;  /* [   27],        r/w,        0x0 */
            uint32_t wifipll_dl_ctrl_3    : 1;  /* [   28],        r/w,        0x0 */
            uint32_t reserved_29_31       : 3;  /* [31:29],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } wifi_pll_cfg14;

    /* 0x84c  reserved */
    uint8_t RESERVED0x84c[56];

    /* 0x884 : ldo18io */
    union {
        struct {
            uint32_t pu_ldo18io           : 1; /* [    0],        r/w,        0x0 */
            uint32_t ldo18io_bypass       : 1; /* [    1],        r/w,        0x0 */
            uint32_t ten_ldo18io          : 1; /* [    2],        r/w,        0x0 */
            uint32_t ldo18io_ocp_out      : 1; /* [    3],          r,        0x0 */
            uint32_t ldo18io_bm           : 3; /* [ 6: 4],        r/w,        0x3 */
            uint32_t reserved_7           : 1; /* [    7],       rsvd,        0x0 */
            uint32_t ldo18io_cc           : 3; /* [10: 8],        r/w,        0x3 */
            uint32_t reserved_11          : 1; /* [   11],       rsvd,        0x0 */
            uint32_t ldo18io_ocp_th       : 3; /* [14:12],        r/w,        0x4 */
            uint32_t ldo18io_ocp_en       : 1; /* [   15],        r/w,        0x1 */
            uint32_t ldo18io_pulldown     : 1; /* [   16],        r/w,        0x0 */
            uint32_t ldo18io_pulldown_sel : 1; /* [   17],        r/w,        0x0 */
            uint32_t reserved_18_19       : 2; /* [19:18],       rsvd,        0x0 */
            uint32_t ldo18io_sstart_delay : 3; /* [22:20],        r/w,        0x3 */
            uint32_t ldo18io_sstart_en    : 1; /* [   23],        r/w,        0x1 */
            uint32_t ldo18io_vout_sel     : 4; /* [27:24],        r/w,        0x3 */
            uint32_t ldo18io_vout_trim    : 4; /* [31:28],        r/w,        0x7 */
        } BF;
        uint32_t WORD;
    } ldo18io;

    /* 0x888  reserved */
    uint8_t RESERVED0x888[28];

    /* 0x8A4 : gauge */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gauge;

    /* 0x8a8  reserved */
    uint8_t RESERVED0x8a8[28];

    /* 0x8C4 : gpio_cfg0 */
    union {
        struct {
            uint32_t reg_gpio_0_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_0_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_0_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_0_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_0_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_0_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7              : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_0_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15          : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_0_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_0_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_0_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_0_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23             : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_0_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_0_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_0_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27             : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_0_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29             : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_0_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg0;

    /* 0x8C8 : gpio_cfg1 */
    union {
        struct {
            uint32_t reg_gpio_1_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_1_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_1_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_1_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_1_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_1_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7              : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_1_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15          : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_1_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_1_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_1_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_1_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23             : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_1_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_1_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_1_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27             : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_1_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29             : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_1_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg1;

    /* 0x8CC : gpio_cfg2 */
    union {
        struct {
            uint32_t reg_gpio_2_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_2_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_2_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_2_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_2_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_2_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7              : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_2_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15          : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_2_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_2_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_2_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_2_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23             : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_2_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_2_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_2_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27             : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_2_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29             : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_2_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg2;

    /* 0x8D0 : gpio_cfg3 */
    union {
        struct {
            uint32_t reg_gpio_3_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_3_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_3_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_3_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_3_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_3_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7              : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_3_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15          : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_3_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_3_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_3_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_3_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23             : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_3_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_3_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_3_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27             : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_3_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29             : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_3_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg3;

    /* 0x8D4 : gpio_cfg4 */
    union {
        struct {
            uint32_t reg_gpio_4_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_4_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_4_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_4_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_4_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_4_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7              : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_4_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15          : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_4_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_4_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_4_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_4_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23             : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_4_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_4_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_4_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27             : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_4_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29             : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_4_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg4;

    /* 0x8D8 : gpio_cfg5 */
    union {
        struct {
            uint32_t reg_gpio_5_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_5_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_5_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_5_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_5_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_5_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7              : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_5_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15          : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_5_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_5_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_5_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_5_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23             : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_5_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_5_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_5_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27             : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_5_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29             : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_5_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg5;

    /* 0x8DC : gpio_cfg6 */
    union {
        struct {
            uint32_t reg_gpio_6_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_6_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_6_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_6_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_6_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_6_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7              : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_6_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15          : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_6_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_6_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_6_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_6_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23             : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_6_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_6_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_6_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27             : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_6_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29             : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_6_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg6;

    /* 0x8E0 : gpio_cfg7 */
    union {
        struct {
            uint32_t reg_gpio_7_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_7_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_7_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_7_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_7_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_7_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7              : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_7_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15          : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_7_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_7_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_7_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_7_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23             : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_7_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_7_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_7_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27             : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_7_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29             : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_7_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg7;

    /* 0x8E4 : gpio_cfg8 */
    union {
        struct {
            uint32_t reg_gpio_8_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_8_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_8_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_8_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_8_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_8_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7              : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_8_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15          : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_8_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_8_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_8_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_8_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23             : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_8_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_8_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_8_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27             : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_8_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29             : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_8_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg8;

    /* 0x8E8 : gpio_cfg9 */
    union {
        struct {
            uint32_t reg_gpio_9_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_9_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_9_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_9_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_9_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_9_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7              : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_9_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15          : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_9_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_9_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_9_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_9_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23             : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_9_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_9_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_9_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27             : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_9_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29             : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_9_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg9;

    /* 0x8EC : gpio_cfg10 */
    union {
        struct {
            uint32_t reg_gpio_10_ie           : 1; /* [    0],        r/w,        0x1 */
            uint32_t reg_gpio_10_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_10_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_10_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_10_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_10_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_10_func_sel     : 5; /* [12: 8],        r/w,        0xf */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_10_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_10_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_10_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_10_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_10_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_10_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_10_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_10_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_10_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg10;

    /* 0x8F0 : gpio_cfg11 */
    union {
        struct {
            uint32_t reg_gpio_11_ie           : 1; /* [    0],        r/w,        0x1 */
            uint32_t reg_gpio_11_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_11_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_11_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_11_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_11_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_11_func_sel     : 5; /* [12: 8],        r/w,        0xf */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_11_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_11_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_11_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_11_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_11_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_11_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_11_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_11_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_11_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg11;

    /* 0x8F4 : gpio_cfg12 */
    union {
        struct {
            uint32_t reg_gpio_12_ie           : 1; /* [    0],        r/w,        0x1 */
            uint32_t reg_gpio_12_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_12_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_12_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_12_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_12_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_12_func_sel     : 5; /* [12: 8],        r/w,        0xf */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_12_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_12_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_12_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_12_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_12_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_12_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_12_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_12_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_12_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg12;

    /* 0x8F8 : gpio_cfg13 */
    union {
        struct {
            uint32_t reg_gpio_13_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_13_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_13_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_13_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_13_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_13_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_13_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_13_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_13_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_13_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_13_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_13_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_13_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_13_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_13_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_13_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg13;

    /* 0x8FC : gpio_cfg14 */
    union {
        struct {
            uint32_t reg_gpio_14_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_14_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_14_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_14_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_14_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_14_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_14_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_14_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_14_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_14_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_14_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_14_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_14_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_14_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_14_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_14_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg14;

    /* 0x900 : gpio_cfg15 */
    union {
        struct {
            uint32_t reg_gpio_15_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_15_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_15_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_15_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_15_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_15_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_15_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_15_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_15_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_15_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_15_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_15_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_15_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_15_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_15_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_15_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg15;

    /* 0x904 : gpio_cfg16 */
    union {
        struct {
            uint32_t reg_gpio_16_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_16_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_16_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_16_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_16_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_16_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_16_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_16_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_16_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_16_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_16_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_16_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_16_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_16_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_16_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_16_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg16;

    /* 0x908 : gpio_cfg17 */
    union {
        struct {
            uint32_t reg_gpio_17_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_17_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_17_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_17_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_17_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_17_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_17_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_17_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_17_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_17_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_17_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_17_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_17_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_17_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_17_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_17_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg17;

    /* 0x90C : gpio_cfg18 */
    union {
        struct {
            uint32_t reg_gpio_18_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_18_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_18_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_18_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_18_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_18_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_18_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_18_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_18_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_18_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_18_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_18_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_18_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_18_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_18_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_18_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg18;

    /* 0x910 : gpio_cfg19 */
    union {
        struct {
            uint32_t reg_gpio_19_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_19_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_19_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_19_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_19_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_19_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_19_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_19_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_19_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_19_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_19_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_19_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_19_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_19_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_19_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_19_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg19;

    /* 0x914 : gpio_cfg20 */
    union {
        struct {
            uint32_t reg_gpio_20_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_20_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_20_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_20_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_20_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_20_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_20_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_20_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_20_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_20_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_20_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_20_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_20_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_20_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_20_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_20_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg20;

    /* 0x918 : gpio_cfg21 */
    union {
        struct {
            uint32_t reg_gpio_21_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_21_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_21_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_21_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_21_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_21_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_21_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_21_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_21_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_21_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_21_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_21_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_21_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_21_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_21_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_21_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg21;

    /* 0x91C : gpio_cfg22 */
    union {
        struct {
            uint32_t reg_gpio_22_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_22_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_22_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_22_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_22_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_22_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_22_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_22_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_22_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_22_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_22_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_22_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_22_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_22_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_22_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_22_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg22;

    /* 0x920 : gpio_cfg23 */
    union {
        struct {
            uint32_t reg_gpio_23_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_23_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_23_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_23_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_23_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_23_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_23_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_23_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_23_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_23_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_23_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_23_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_23_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_23_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_23_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_23_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg23;

    /* 0x924 : gpio_cfg24 */
    union {
        struct {
            uint32_t reg_gpio_24_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_24_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_24_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_24_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_24_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_24_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_24_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_24_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_24_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_24_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_24_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_24_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_24_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_24_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_24_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_24_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg24;

    /* 0x928 : gpio_cfg25 */
    union {
        struct {
            uint32_t reg_gpio_25_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_25_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_25_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_25_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_25_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_25_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_25_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_25_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_25_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_25_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_25_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_25_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_25_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_25_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_25_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_25_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg25;

    /* 0x92C : gpio_cfg26 */
    union {
        struct {
            uint32_t reg_gpio_26_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_26_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_26_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_26_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_26_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_26_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_26_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_26_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_26_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_26_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_26_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_26_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_26_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_26_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_26_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_26_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg26;

    /* 0x930 : gpio_cfg27 */
    union {
        struct {
            uint32_t reg_gpio_27_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_27_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_27_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_27_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_27_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_27_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_27_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_27_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_27_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_27_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_27_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_27_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_27_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_27_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_27_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_27_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg27;

    /* 0x934 : gpio_cfg28 */
    union {
        struct {
            uint32_t reg_gpio_28_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_28_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_28_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_28_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_28_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_28_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_28_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_28_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_28_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_28_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_28_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_28_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_28_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_28_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_28_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_28_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg28;

    /* 0x938 : gpio_cfg29 */
    union {
        struct {
            uint32_t reg_gpio_29_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_29_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_29_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_29_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_29_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_29_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_29_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_29_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_29_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_29_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_29_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_29_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_29_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_29_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_29_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_29_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg29;

    /* 0x93C : gpio_cfg30 */
    union {
        struct {
            uint32_t reg_gpio_30_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_30_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_30_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_30_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_30_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_30_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_30_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_30_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_30_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_30_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_30_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_30_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_30_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_30_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_30_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_30_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg30;

    /* 0x940 : gpio_cfg31 */
    union {
        struct {
            uint32_t reg_gpio_31_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_31_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_31_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_31_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_31_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_31_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_31_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_31_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_31_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_31_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_31_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_31_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_31_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_31_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_31_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_31_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg31;

    /* 0x944 : gpio_cfg32 */
    union {
        struct {
            uint32_t reg_gpio_32_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_32_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_32_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_32_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_32_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_32_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_32_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_32_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_32_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_32_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_32_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_32_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_32_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_32_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_32_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_32_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg32;

    /* 0x948 : gpio_cfg33 */
    union {
        struct {
            uint32_t reg_gpio_33_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_33_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_33_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_33_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_33_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_33_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_33_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_33_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_33_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_33_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_33_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_33_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_33_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_33_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_33_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_33_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg33;

    /* 0x94C : gpio_cfg34 */
    union {
        struct {
            uint32_t reg_gpio_34_ie           : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_34_smt          : 1; /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_34_drv          : 2; /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_34_pu           : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_34_pd           : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg_gpio_34_oe           : 1; /* [    6],        r/w,        0x0 */
            uint32_t reserved_7               : 1; /* [    7],       rsvd,        0x0 */
            uint32_t reg_gpio_34_func_sel     : 5; /* [12: 8],        r/w,        0xb */
            uint32_t reserved_13_15           : 3; /* [15:13],       rsvd,        0x0 */
            uint32_t reg_gpio_34_int_mode_set : 4; /* [19:16],        r/w,        0x0 */
            uint32_t reg_gpio_34_int_clr      : 1; /* [   20],        r/w,        0x0 */
            uint32_t gpio_34_int_stat         : 1; /* [   21],          r,        0x0 */
            uint32_t reg_gpio_34_int_mask     : 1; /* [   22],        r/w,        0x1 */
            uint32_t reserved_23              : 1; /* [   23],       rsvd,        0x0 */
            uint32_t reg_gpio_34_o            : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg_gpio_34_set          : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg_gpio_34_clr          : 1; /* [   26],        w1p,        0x0 */
            uint32_t reserved_27              : 1; /* [   27],       rsvd,        0x0 */
            uint32_t reg_gpio_34_i            : 1; /* [   28],          r,        0x0 */
            uint32_t reserved_29              : 1; /* [   29],       rsvd,        0x0 */
            uint32_t reg_gpio_34_mode         : 2; /* [31:30],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg34;

    /* 0x950 : gpio_cfg35 */
    union {
        struct {
            uint32_t reg_gpio_35_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_35_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_35_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_35_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_35_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg35;

    /* 0x954 : gpio_cfg36 */
    union {
        struct {
            uint32_t reg_gpio_36_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_36_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_36_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_36_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_36_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg36;

    /* 0x958 : gpio_cfg37 */
    union {
        struct {
            uint32_t reg_gpio_37_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_37_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_37_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_37_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_37_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg37;

    /* 0x95C : gpio_cfg38 */
    union {
        struct {
            uint32_t reg_gpio_38_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_38_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_38_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_38_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_38_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg38;

    /* 0x960 : gpio_cfg39 */
    union {
        struct {
            uint32_t reg_gpio_39_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_39_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_39_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_39_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_39_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg39;

    /* 0x964 : gpio_cfg40 */
    union {
        struct {
            uint32_t reg_gpio_40_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_40_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_40_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_40_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_40_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg40;

    /* 0x968 : gpio_cfg41 */
    union {
        struct {
            uint32_t reg_gpio_41_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_41_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_41_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_41_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_41_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg41;

    /* 0x96C : gpio_cfg42 */
    union {
        struct {
            uint32_t reg_gpio_42_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_42_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_42_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_42_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_42_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg42;

    /* 0x970 : gpio_cfg43 */
    union {
        struct {
            uint32_t reg_gpio_43_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_43_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_43_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_43_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_43_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg43;

    /* 0x974 : gpio_cfg44 */
    union {
        struct {
            uint32_t reg_gpio_44_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_44_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_44_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_44_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_44_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg44;

    /* 0x978 : gpio_cfg45 */
    union {
        struct {
            uint32_t reg_gpio_45_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_45_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_45_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_45_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_45_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg45;

    /* 0x97C : gpio_cfg46 */
    union {
        struct {
            uint32_t reg_gpio_46_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_46_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_46_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_46_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_46_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg46;

    /* 0x980 : gpio_cfg47 */
    union {
        struct {
            uint32_t reg_gpio_47_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_47_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_47_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_47_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_47_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg47;

    /* 0x984 : gpio_cfg48 */
    union {
        struct {
            uint32_t reg_gpio_48_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_48_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_48_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_48_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_48_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg48;

    /* 0x988 : gpio_cfg49 */
    union {
        struct {
            uint32_t reg_gpio_49_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_49_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_49_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_49_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_49_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg49;

    /* 0x98C : gpio_cfg50 */
    union {
        struct {
            uint32_t reg_gpio_50_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_50_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_50_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_50_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_50_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg50;

    /* 0x990 : gpio_cfg51 */
    union {
        struct {
            uint32_t reg_gpio_51_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_51_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_51_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_51_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_51_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg51;

    /* 0x994 : gpio_cfg52 */
    union {
        struct {
            uint32_t reg_gpio_52_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_52_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_52_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_52_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_52_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg52;

    /* 0x998 : gpio_cfg53 */
    union {
        struct {
            uint32_t reg_gpio_53_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_53_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_53_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_53_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_53_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg53;

    /* 0x99C : gpio_cfg54 */
    union {
        struct {
            uint32_t reg_gpio_54_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_54_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_54_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_54_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_54_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg54;

    /* 0x9A0 : gpio_cfg55 */
    union {
        struct {
            uint32_t reg_gpio_55_ie  : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg_gpio_55_smt : 1;  /* [    1],        r/w,        0x1 */
            uint32_t reg_gpio_55_drv : 2;  /* [ 3: 2],        r/w,        0x0 */
            uint32_t reg_gpio_55_pu  : 1;  /* [    4],        r/w,        0x0 */
            uint32_t reg_gpio_55_pd  : 1;  /* [    5],        r/w,        0x0 */
            uint32_t reserved_6_31   : 26; /* [31: 6],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg55;

    /* 0x9A4 : gpio_cfg56 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg56;

    /* 0x9A8 : gpio_cfg57 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg57;

    /* 0x9AC : gpio_cfg58 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg58;

    /* 0x9B0 : gpio_cfg59 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg59;

    /* 0x9B4 : gpio_cfg60 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg60;

    /* 0x9B8 : gpio_cfg61 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg61;

    /* 0x9BC : gpio_cfg62 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg62;

    /* 0x9C0 : gpio_cfg63 */
    union {
        struct {
            uint32_t reserved_0_31 : 32; /* [31: 0],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg63;

    /* 0x9c4  reserved */
    uint8_t RESERVED0x9c4[256];

    /* 0xAC4 : gpio_cfg128 */
    union {
        struct {
            uint32_t reg2_gpio_0_i  : 1; /* [    0],          r,        0x0 */
            uint32_t reg2_gpio_1_i  : 1; /* [    1],          r,        0x0 */
            uint32_t reg2_gpio_2_i  : 1; /* [    2],          r,        0x0 */
            uint32_t reg2_gpio_3_i  : 1; /* [    3],          r,        0x0 */
            uint32_t reg2_gpio_4_i  : 1; /* [    4],          r,        0x0 */
            uint32_t reg2_gpio_5_i  : 1; /* [    5],          r,        0x0 */
            uint32_t reg2_gpio_6_i  : 1; /* [    6],          r,        0x0 */
            uint32_t reg2_gpio_7_i  : 1; /* [    7],          r,        0x0 */
            uint32_t reg2_gpio_8_i  : 1; /* [    8],          r,        0x0 */
            uint32_t reg2_gpio_9_i  : 1; /* [    9],          r,        0x0 */
            uint32_t reg2_gpio_10_i : 1; /* [   10],          r,        0x0 */
            uint32_t reg2_gpio_11_i : 1; /* [   11],          r,        0x0 */
            uint32_t reg2_gpio_12_i : 1; /* [   12],          r,        0x0 */
            uint32_t reg2_gpio_13_i : 1; /* [   13],          r,        0x0 */
            uint32_t reg2_gpio_14_i : 1; /* [   14],          r,        0x0 */
            uint32_t reg2_gpio_15_i : 1; /* [   15],          r,        0x0 */
            uint32_t reg2_gpio_16_i : 1; /* [   16],          r,        0x0 */
            uint32_t reg2_gpio_17_i : 1; /* [   17],          r,        0x0 */
            uint32_t reg2_gpio_18_i : 1; /* [   18],          r,        0x0 */
            uint32_t reg2_gpio_19_i : 1; /* [   19],          r,        0x0 */
            uint32_t reg2_gpio_20_i : 1; /* [   20],          r,        0x0 */
            uint32_t reg2_gpio_21_i : 1; /* [   21],          r,        0x0 */
            uint32_t reg2_gpio_22_i : 1; /* [   22],          r,        0x0 */
            uint32_t reg2_gpio_23_i : 1; /* [   23],          r,        0x0 */
            uint32_t reg2_gpio_24_i : 1; /* [   24],          r,        0x0 */
            uint32_t reg2_gpio_25_i : 1; /* [   25],          r,        0x0 */
            uint32_t reg2_gpio_26_i : 1; /* [   26],          r,        0x0 */
            uint32_t reg2_gpio_27_i : 1; /* [   27],          r,        0x0 */
            uint32_t reg2_gpio_28_i : 1; /* [   28],          r,        0x0 */
            uint32_t reg2_gpio_29_i : 1; /* [   29],          r,        0x0 */
            uint32_t reg2_gpio_30_i : 1; /* [   30],          r,        0x0 */
            uint32_t reg2_gpio_31_i : 1; /* [   31],          r,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg128;

    /* 0xAC8 : gpio_cfg129 */
    union {
        struct {
            uint32_t reg2_gpio_32_i : 1;  /* [    0],          r,        0x0 */
            uint32_t reg2_gpio_33_i : 1;  /* [    1],          r,        0x0 */
            uint32_t reg2_gpio_34_i : 1;  /* [    2],          r,        0x0 */
            uint32_t reserved_3_31  : 29; /* [31: 3],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg129;

    /* 0xacc  reserved */
    uint8_t RESERVED0xacc[24];

    /* 0xAE4 : gpio_cfg136 */
    union {
        struct {
            uint32_t reg2_gpio_0_o  : 1; /* [    0],        r/w,        0x0 */
            uint32_t reg2_gpio_1_o  : 1; /* [    1],        r/w,        0x0 */
            uint32_t reg2_gpio_2_o  : 1; /* [    2],        r/w,        0x0 */
            uint32_t reg2_gpio_3_o  : 1; /* [    3],        r/w,        0x0 */
            uint32_t reg2_gpio_4_o  : 1; /* [    4],        r/w,        0x0 */
            uint32_t reg2_gpio_5_o  : 1; /* [    5],        r/w,        0x0 */
            uint32_t reg2_gpio_6_o  : 1; /* [    6],        r/w,        0x0 */
            uint32_t reg2_gpio_7_o  : 1; /* [    7],        r/w,        0x0 */
            uint32_t reg2_gpio_8_o  : 1; /* [    8],        r/w,        0x0 */
            uint32_t reg2_gpio_9_o  : 1; /* [    9],        r/w,        0x0 */
            uint32_t reg2_gpio_10_o : 1; /* [   10],        r/w,        0x0 */
            uint32_t reg2_gpio_11_o : 1; /* [   11],        r/w,        0x0 */
            uint32_t reg2_gpio_12_o : 1; /* [   12],        r/w,        0x0 */
            uint32_t reg2_gpio_13_o : 1; /* [   13],        r/w,        0x0 */
            uint32_t reg2_gpio_14_o : 1; /* [   14],        r/w,        0x0 */
            uint32_t reg2_gpio_15_o : 1; /* [   15],        r/w,        0x0 */
            uint32_t reg2_gpio_16_o : 1; /* [   16],        r/w,        0x0 */
            uint32_t reg2_gpio_17_o : 1; /* [   17],        r/w,        0x0 */
            uint32_t reg2_gpio_18_o : 1; /* [   18],        r/w,        0x0 */
            uint32_t reg2_gpio_19_o : 1; /* [   19],        r/w,        0x0 */
            uint32_t reg2_gpio_20_o : 1; /* [   20],        r/w,        0x0 */
            uint32_t reg2_gpio_21_o : 1; /* [   21],        r/w,        0x0 */
            uint32_t reg2_gpio_22_o : 1; /* [   22],        r/w,        0x0 */
            uint32_t reg2_gpio_23_o : 1; /* [   23],        r/w,        0x0 */
            uint32_t reg2_gpio_24_o : 1; /* [   24],        r/w,        0x0 */
            uint32_t reg2_gpio_25_o : 1; /* [   25],        r/w,        0x0 */
            uint32_t reg2_gpio_26_o : 1; /* [   26],        r/w,        0x0 */
            uint32_t reg2_gpio_27_o : 1; /* [   27],        r/w,        0x0 */
            uint32_t reg2_gpio_28_o : 1; /* [   28],        r/w,        0x0 */
            uint32_t reg2_gpio_29_o : 1; /* [   29],        r/w,        0x0 */
            uint32_t reg2_gpio_30_o : 1; /* [   30],        r/w,        0x0 */
            uint32_t reg2_gpio_31_o : 1; /* [   31],        r/w,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg136;

    /* 0xAE8 : gpio_cfg137 */
    union {
        struct {
            uint32_t reg2_gpio_32_o : 1;  /* [    0],        r/w,        0x0 */
            uint32_t reg2_gpio_33_o : 1;  /* [    1],        r/w,        0x0 */
            uint32_t reg2_gpio_34_o : 1;  /* [    2],        r/w,        0x0 */
            uint32_t reserved_3_31  : 29; /* [31: 3],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg137;

    /* 0xAEC : gpio_cfg138 */
    union {
        struct {
            uint32_t reg2_gpio_0_set  : 1; /* [    0],        w1p,        0x0 */
            uint32_t reg2_gpio_1_set  : 1; /* [    1],        w1p,        0x0 */
            uint32_t reg2_gpio_2_set  : 1; /* [    2],        w1p,        0x0 */
            uint32_t reg2_gpio_3_set  : 1; /* [    3],        w1p,        0x0 */
            uint32_t reg2_gpio_4_set  : 1; /* [    4],        w1p,        0x0 */
            uint32_t reg2_gpio_5_set  : 1; /* [    5],        w1p,        0x0 */
            uint32_t reg2_gpio_6_set  : 1; /* [    6],        w1p,        0x0 */
            uint32_t reg2_gpio_7_set  : 1; /* [    7],        w1p,        0x0 */
            uint32_t reg2_gpio_8_set  : 1; /* [    8],        w1p,        0x0 */
            uint32_t reg2_gpio_9_set  : 1; /* [    9],        w1p,        0x0 */
            uint32_t reg2_gpio_10_set : 1; /* [   10],        w1p,        0x0 */
            uint32_t reg2_gpio_11_set : 1; /* [   11],        w1p,        0x0 */
            uint32_t reg2_gpio_12_set : 1; /* [   12],        w1p,        0x0 */
            uint32_t reg2_gpio_13_set : 1; /* [   13],        w1p,        0x0 */
            uint32_t reg2_gpio_14_set : 1; /* [   14],        w1p,        0x0 */
            uint32_t reg2_gpio_15_set : 1; /* [   15],        w1p,        0x0 */
            uint32_t reg2_gpio_16_set : 1; /* [   16],        w1p,        0x0 */
            uint32_t reg2_gpio_17_set : 1; /* [   17],        w1p,        0x0 */
            uint32_t reg2_gpio_18_set : 1; /* [   18],        w1p,        0x0 */
            uint32_t reg2_gpio_19_set : 1; /* [   19],        w1p,        0x0 */
            uint32_t reg2_gpio_20_set : 1; /* [   20],        w1p,        0x0 */
            uint32_t reg2_gpio_21_set : 1; /* [   21],        w1p,        0x0 */
            uint32_t reg2_gpio_22_set : 1; /* [   22],        w1p,        0x0 */
            uint32_t reg2_gpio_23_set : 1; /* [   23],        w1p,        0x0 */
            uint32_t reg2_gpio_24_set : 1; /* [   24],        w1p,        0x0 */
            uint32_t reg2_gpio_25_set : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg2_gpio_26_set : 1; /* [   26],        w1p,        0x0 */
            uint32_t reg2_gpio_27_set : 1; /* [   27],        w1p,        0x0 */
            uint32_t reg2_gpio_28_set : 1; /* [   28],        w1p,        0x0 */
            uint32_t reg2_gpio_29_set : 1; /* [   29],        w1p,        0x0 */
            uint32_t reg2_gpio_30_set : 1; /* [   30],        w1p,        0x0 */
            uint32_t reg2_gpio_31_set : 1; /* [   31],        w1p,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg138;

    /* 0xAF0 : gpio_cfg139 */
    union {
        struct {
            uint32_t reg2_gpio_32_set : 1;  /* [    0],        w1p,        0x0 */
            uint32_t reg2_gpio_33_set : 1;  /* [    1],        w1p,        0x0 */
            uint32_t reg2_gpio_34_set : 1;  /* [    2],        w1p,        0x0 */
            uint32_t reserved_3_31    : 29; /* [31: 3],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg139;

    /* 0xAF4 : gpio_cfg140 */
    union {
        struct {
            uint32_t reg2_gpio_0_clr  : 1; /* [    0],        w1p,        0x0 */
            uint32_t reg2_gpio_1_clr  : 1; /* [    1],        w1p,        0x0 */
            uint32_t reg2_gpio_2_clr  : 1; /* [    2],        w1p,        0x0 */
            uint32_t reg2_gpio_3_clr  : 1; /* [    3],        w1p,        0x0 */
            uint32_t reg2_gpio_4_clr  : 1; /* [    4],        w1p,        0x0 */
            uint32_t reg2_gpio_5_clr  : 1; /* [    5],        w1p,        0x0 */
            uint32_t reg2_gpio_6_clr  : 1; /* [    6],        w1p,        0x0 */
            uint32_t reg2_gpio_7_clr  : 1; /* [    7],        w1p,        0x0 */
            uint32_t reg2_gpio_8_clr  : 1; /* [    8],        w1p,        0x0 */
            uint32_t reg2_gpio_9_clr  : 1; /* [    9],        w1p,        0x0 */
            uint32_t reg2_gpio_10_clr : 1; /* [   10],        w1p,        0x0 */
            uint32_t reg2_gpio_11_clr : 1; /* [   11],        w1p,        0x0 */
            uint32_t reg2_gpio_12_clr : 1; /* [   12],        w1p,        0x0 */
            uint32_t reg2_gpio_13_clr : 1; /* [   13],        w1p,        0x0 */
            uint32_t reg2_gpio_14_clr : 1; /* [   14],        w1p,        0x0 */
            uint32_t reg2_gpio_15_clr : 1; /* [   15],        w1p,        0x0 */
            uint32_t reg2_gpio_16_clr : 1; /* [   16],        w1p,        0x0 */
            uint32_t reg2_gpio_17_clr : 1; /* [   17],        w1p,        0x0 */
            uint32_t reg2_gpio_18_clr : 1; /* [   18],        w1p,        0x0 */
            uint32_t reg2_gpio_19_clr : 1; /* [   19],        w1p,        0x0 */
            uint32_t reg2_gpio_20_clr : 1; /* [   20],        w1p,        0x0 */
            uint32_t reg2_gpio_21_clr : 1; /* [   21],        w1p,        0x0 */
            uint32_t reg2_gpio_22_clr : 1; /* [   22],        w1p,        0x0 */
            uint32_t reg2_gpio_23_clr : 1; /* [   23],        w1p,        0x0 */
            uint32_t reg2_gpio_24_clr : 1; /* [   24],        w1p,        0x0 */
            uint32_t reg2_gpio_25_clr : 1; /* [   25],        w1p,        0x0 */
            uint32_t reg2_gpio_26_clr : 1; /* [   26],        w1p,        0x0 */
            uint32_t reg2_gpio_27_clr : 1; /* [   27],        w1p,        0x0 */
            uint32_t reg2_gpio_28_clr : 1; /* [   28],        w1p,        0x0 */
            uint32_t reg2_gpio_29_clr : 1; /* [   29],        w1p,        0x0 */
            uint32_t reg2_gpio_30_clr : 1; /* [   30],        w1p,        0x0 */
            uint32_t reg2_gpio_31_clr : 1; /* [   31],        w1p,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg140;

    /* 0xAF8 : gpio_cfg141 */
    union {
        struct {
            uint32_t reg2_gpio_32_clr : 1;  /* [    0],        w1p,        0x0 */
            uint32_t reg2_gpio_33_clr : 1;  /* [    1],        w1p,        0x0 */
            uint32_t reg2_gpio_34_clr : 1;  /* [    2],        w1p,        0x0 */
            uint32_t reserved_3_31    : 29; /* [31: 3],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg141;

    /* 0xAFC : gpio_cfg142 */
    union {
        struct {
            uint32_t cr_gpio_tx_en        : 1; /* [    0],        r/w,        0x0 */
            uint32_t cr_invert_code0_high : 1; /* [    1],        r/w,        0x0 */
            uint32_t cr_invert_code1_high : 1; /* [    2],        r/w,        0x0 */
            uint32_t reserved_3_6         : 4; /* [ 6: 3],       rsvd,        0x0 */
            uint32_t cr_code_total_time   : 9; /* [15: 7],        r/w,      0x190 */
            uint32_t cr_code0_high_time   : 8; /* [23:16],        r/w,       0xc8 */
            uint32_t cr_code1_high_time   : 8; /* [31:24],        r/w,       0xc8 */
        } BF;
        uint32_t WORD;
    } gpio_cfg142;

    /* 0xB00 : gpio_cfg143 */
    union {
        struct {
            uint32_t cr_gpio_dma_tx_en         : 1; /* [    0],        r/w,        0x0 */
            uint32_t cr_gpio_dma_out_sel_latch : 1; /* [    1],        r/w,        0x0 */
            uint32_t gpio_tx_fifo_clr          : 1; /* [    2],        w1c,        0x0 */
            uint32_t gpio_tx_end_clr           : 1; /* [    3],        w1c,        0x0 */
            uint32_t gpio_tx_fifo_overflow     : 1; /* [    4],          r,        0x0 */
            uint32_t gpio_tx_fifo_underflow    : 1; /* [    5],          r,        0x0 */
            uint32_t reserved_6                : 1; /* [    6],       rsvd,        0x0 */
            uint32_t cr_gpio_dma_park_value    : 1; /* [    7],        r/w,        0x0 */
            uint32_t gpio_tx_fifo_cnt          : 8; /* [15: 8],          r,       0x80 */
            uint32_t cr_gpio_tx_fifo_th        : 7; /* [22:16],        r/w,        0x0 */
            uint32_t cr_gpio_tx_end_mask       : 1; /* [   23],        r/w,        0x1 */
            uint32_t cr_gpio_tx_fifo_mask      : 1; /* [   24],        r/w,        0x1 */
            uint32_t cr_gpio_tx_fer_mask       : 1; /* [   25],        r/w,        0x1 */
            uint32_t r_gpio_tx_end_int         : 1; /* [   26],          r,        0x0 */
            uint32_t r_gpio_tx_fifo_int        : 1; /* [   27],          r,        0x0 */
            uint32_t r_gpio_tx_fer_int         : 1; /* [   28],          r,        0x0 */
            uint32_t cr_gpio_tx_end_en         : 1; /* [   29],        r/w,        0x1 */
            uint32_t cr_gpio_tx_fifo_en        : 1; /* [   30],        r/w,        0x1 */
            uint32_t cr_gpio_tx_fer_en         : 1; /* [   31],        r/w,        0x1 */
        } BF;
        uint32_t WORD;
    } gpio_cfg143;

    /* 0xB04 : gpio_cfg144 */
    union {
        struct {
            uint32_t gpio_tx_data_to_fifo : 16; /* [15: 0],          w,          x */
            uint32_t reserved_16_31       : 16; /* [31:16],       rsvd,        0x0 */
        } BF;
        uint32_t WORD;
    } gpio_cfg144;
};

typedef volatile struct glb_reg glb_reg_t;

#endif /* __GLB_REG_H__ */
